JPH026323U - - Google Patents
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- Publication number
- JPH026323U JPH026323U JP8323188U JP8323188U JPH026323U JP H026323 U JPH026323 U JP H026323U JP 8323188 U JP8323188 U JP 8323188U JP 8323188 U JP8323188 U JP 8323188U JP H026323 U JPH026323 U JP H026323U
- Authority
- JP
- Japan
- Prior art keywords
- system reset
- control circuit
- synchronization
- read
- issues
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 1
Description
第１図はこの考案の一実施例によるシステムリ
セツト制御回路のブロツク図、第２図は第１図の
システムリセツト発生タイミング図、第３図は従
来のシステムリセツト制御回路のブロツク図、第
４図は第３図のシステムリセツト発生タイミング
図である。 図において、１……ＡＣ入力、２……パワーダ
ウン検出部、３……同期化システムリセツト発生
部、４……ＣＰＵ部、５……バツテリバツクアツ
プメモリ。なお、図中、同一符号は同一、又は相
当部分を示す。
セツト制御回路のブロツク図、第２図は第１図の
システムリセツト発生タイミング図、第３図は従
来のシステムリセツト制御回路のブロツク図、第
４図は第３図のシステムリセツト発生タイミング
図である。 図において、１……ＡＣ入力、２……パワーダ
ウン検出部、３……同期化システムリセツト発生
部、４……ＣＰＵ部、５……バツテリバツクアツ
プメモリ。なお、図中、同一符号は同一、又は相
当部分を示す。
Claims (1)
- システムリセツト発行要求に対してＣＰＵ部か
らのリード信号等のリードサイクルを示す信号に
同期化してシステムリセツトを発行するようにし
たことを特徴とするシステムリセツト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8323188U JPH026323U (ja) | 1988-06-22 | 1988-06-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8323188U JPH026323U (ja) | 1988-06-22 | 1988-06-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH026323U true JPH026323U (ja) | 1990-01-17 |
Family
ID=31307957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8323188U Pending JPH026323U (ja) | 1988-06-22 | 1988-06-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH026323U (ja) |
-
1988
- 1988-06-22 JP JP8323188U patent/JPH026323U/ja active Pending
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