JPH0289501U - - Google Patents
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- Publication number
- JPH0289501U JPH0289501U JP16693888U JP16693888U JPH0289501U JP H0289501 U JPH0289501 U JP H0289501U JP 16693888 U JP16693888 U JP 16693888U JP 16693888 U JP16693888 U JP 16693888U JP H0289501 U JPH0289501 U JP H0289501U
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- JP
- Japan
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- ram
- data
- decoder
- cpu
- microcomputer
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Safety Devices In Control Systems (AREA)
Description
第１図は本考案一実施例の回路図、第２図は従
来例の回路図、第３図および第４図は同上の動作
説明図である。 １はＲＡＭ、３はクロツクジエネレータ、４は
ＣＰＵ、５はデコーダ、７は電圧検出回路である
。
来例の回路図、第３図および第４図は同上の動作
説明図である。 １はＲＡＭ、３はクロツクジエネレータ、４は
ＣＰＵ、５はデコーダ、７は電圧検出回路である
。
Claims (1)
- 制御データを記憶する停電バツクアツプ機能付
きのＲＡＭと、クロツクジエネレータを介して入
力されるリセツト信号にてリセツトされＲＡＭに
記憶されたデータの演算処理を行つて動作制御を
行うＣＰＵと、ＣＰＵから出力されるコントロー
ル信号をデコードしてＲＡＭのデータ書き込み、
読み出し制御などを行うデコーダとで構成された
マイコン制御機器において、回路電源がＣＰＵの
動作補償電圧以下になつたときに電圧低下検出信
号を出力する電圧検出回路を設け、上記電圧低下
検出信号がデコーダのエイブル端子に入力された
ときＲＡＭへのデータの書き込みを禁止するよう
にしたことを特徴とするマイコン制御機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16693888U JPH0289501U (ja) | 1988-12-23 | 1988-12-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16693888U JPH0289501U (ja) | 1988-12-23 | 1988-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0289501U true JPH0289501U (ja) | 1990-07-16 |
Family
ID=31454777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16693888U Pending JPH0289501U (ja) | 1988-12-23 | 1988-12-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0289501U (ja) |
-
1988
- 1988-12-23 JP JP16693888U patent/JPH0289501U/ja active Pending
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