JPH0263306A - 入力アンプ回路 - Google Patents
入力アンプ回路Info
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- JPH0263306A JPH0263306A JP63216161A JP21616188A JPH0263306A JP H0263306 A JPH0263306 A JP H0263306A JP 63216161 A JP63216161 A JP 63216161A JP 21616188 A JP21616188 A JP 21616188A JP H0263306 A JPH0263306 A JP H0263306A
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- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
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- 230000003068 static effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、入力アンプ回路に関し、特に相補型ＭＯＳ電
界効果トランジスタ（以下、ＣＭＯＳと略す）により構
成され、バッテリーセービング用の制御端子を有する入
力アンプ回路に関する。
界効果トランジスタ（以下、ＣＭＯＳと略す）により構
成され、バッテリーセービング用の制御端子を有する入
力アンプ回路に関する。
［従来の技術］
近年、集積回路技術の進歩が著しく、特にディジタル回
路では、ＣＭＯＳ構成の回路が広く用いられるようにな
った。特に、ＣＭ ＯＳでは低消費電力化及び高速化が
要求されてきている。こうしたＬＳＩ化の進むなかでＬ
ＳＩの内部と外部とを結ぶインターフェイスは重要な要
素となっている。
路では、ＣＭＯＳ構成の回路が広く用いられるようにな
った。特に、ＣＭ ＯＳでは低消費電力化及び高速化が
要求されてきている。こうしたＬＳＩ化の進むなかでＬ
ＳＩの内部と外部とを結ぶインターフェイスは重要な要
素となっている。
論理振幅の小さい信号をＣＭＯ８構成のゲート回路の論
理振幅まで増幅する入力アンプ回路もそのうちの一つで
ある。
理振幅まで増幅する入力アンプ回路もそのうちの一つで
ある。
従来、この種の入力アンプ回路としては第３図に示すも
のが知られている。この入力アンプ回路１は、入力端子
２．出力端子３を有し、信号源３２からの信号を結合容
量３１を介して入力端子２に導入するようになっている
。そして、この入力アンプ回路１は、インバータ１１の
出力から、ゲート接地のＰチャネルＭｏＳトランジスタ
１３（以下Ｐ −ＭＯＳと略す）及びゲートを電源ＶＤ
Ｄに接続したＮチャネルＭ ＯＳ ＋−ランジスタ１４
（以下Ｎ−ＭＯＳと略す）とからなるＭＯＳ抵抗回路１
２を介してインバータ１１の入力に帰還した基本人力ア
ンプ回路と、Ｐ −Ｍ ＯＳ １．６及びＮ、ＭＯＳｉ
２のゲートを夫々電源Ｖｌ）Ｄ及び接地に接続してＯＦ
Ｆさせ、Ｐ、ＭＯＳ１６及びＮ、ＭＯＳ１７のドレイン
側を相互に接続した構成の静電保護用の回路と・を有す
る構成となっていた。
のが知られている。この入力アンプ回路１は、入力端子
２．出力端子３を有し、信号源３２からの信号を結合容
量３１を介して入力端子２に導入するようになっている
。そして、この入力アンプ回路１は、インバータ１１の
出力から、ゲート接地のＰチャネルＭｏＳトランジスタ
１３（以下Ｐ −ＭＯＳと略す）及びゲートを電源ＶＤ
Ｄに接続したＮチャネルＭ ＯＳ ＋−ランジスタ１４
（以下Ｎ−ＭＯＳと略す）とからなるＭＯＳ抵抗回路１
２を介してインバータ１１の入力に帰還した基本人力ア
ンプ回路と、Ｐ −Ｍ ＯＳ １．６及びＮ、ＭＯＳｉ
２のゲートを夫々電源Ｖｌ）Ｄ及び接地に接続してＯＦ
Ｆさせ、Ｐ、ＭＯＳ１６及びＮ、ＭＯＳ１７のドレイン
側を相互に接続した構成の静電保護用の回路と・を有す
る構成となっていた。
本回路では、パワーダウン用の制御端子がないため、信
号源３２に信号がなくなった場合に、結合容量３１を介
した入力端子２は、中点電位近傍にバイアスされる。こ
のため、インバータ１１には、かなりの電流が流れてし
まう。従って、パワーダウン用の制御端子をもうけて、
信号源３２に信号がないときには制御端子の信号により
、トランジスタのゲート類に電流を流さないようにする
必要がある。
号源３２に信号がなくなった場合に、結合容量３１を介
した入力端子２は、中点電位近傍にバイアスされる。こ
のため、インバータ１１には、かなりの電流が流れてし
まう。従って、パワーダウン用の制御端子をもうけて、
信号源３２に信号がないときには制御端子の信号により
、トランジスタのゲート類に電流を流さないようにする
必要がある。
第４図は従来のパワー、ダウン機能付入力アンプ回路で
ある（特願昭６０−２８７１５０号）。この回路は、２
人力ＮＡＮＤ回路２１の出力から、Ｐ−ＭＯＳ１３及び
Ｎ、ＭＯＳ１４からなるＭＯ８抵抗回路１２を介し、２
人力ＮＡＮＤ回路２１の一方の入力に帰還をかけ、２人
力ＮＡＮＤ回路２１の他方の入力は制御端子４と接続す
る。また、ＭＯＳ抵抗回路１２のＮ−ＭＯＳ１４は制御
端子４と接続し、Ｐ、ＭＯＳ１Ｂは制御端子４から一段
インバータ１５を介して接続する。２人力ＮＡＮＤ回路
２１のＭＯＳ抵抗１２が接続されている入力は、信号入
力端子２に接続されている。ＬＳＩ化した場合には、通
常、信号入力端子２は外部回路と接続することが多いた
め、Ｐ−ＭＯＳ１６及びＮ、ＭＯＳ１７からなる静電保
護用の回路を付加する。
ある（特願昭６０−２８７１５０号）。この回路は、２
人力ＮＡＮＤ回路２１の出力から、Ｐ−ＭＯＳ１３及び
Ｎ、ＭＯＳ１４からなるＭＯ８抵抗回路１２を介し、２
人力ＮＡＮＤ回路２１の一方の入力に帰還をかけ、２人
力ＮＡＮＤ回路２１の他方の入力は制御端子４と接続す
る。また、ＭＯＳ抵抗回路１２のＮ−ＭＯＳ１４は制御
端子４と接続し、Ｐ、ＭＯＳ１Ｂは制御端子４から一段
インバータ１５を介して接続する。２人力ＮＡＮＤ回路
２１のＭＯＳ抵抗１２が接続されている入力は、信号入
力端子２に接続されている。ＬＳＩ化した場合には、通
常、信号入力端子２は外部回路と接続することが多いた
め、Ｐ−ＭＯＳ１６及びＮ、ＭＯＳ１７からなる静電保
護用の回路を付加する。
第４図の回路によれば、制御端子４が高レベルのときに
は、Ｐ−ＭＯＳ１Ｂ及びＮ−ＭＯＳ１４がＯＮＬ、ＭＯ
Ｓ抵抗としての機能をはたし、２人力ＮＡＮＤ回路２１
がアクティブの状態となり、信号入力端子２は、信号源
３２からの信号りこバイアスが印加され、２人力ＮＡＮ
Ｄ回路２１の出力端子３は、入力信号を増幅した信号が
あられれる。
は、Ｐ−ＭＯＳ１Ｂ及びＮ−ＭＯＳ１４がＯＮＬ、ＭＯ
Ｓ抵抗としての機能をはたし、２人力ＮＡＮＤ回路２１
がアクティブの状態となり、信号入力端子２は、信号源
３２からの信号りこバイアスが印加され、２人力ＮＡＮ
Ｄ回路２１の出力端子３は、入力信号を増幅した信号が
あられれる。
信号源３２に信号がないときには、制御端子４を低レベ
ルにすることで、ＭＯＳ抵抗は開放に近い状態となり、
２人力ＮＡＮＤ回路は０ＦＦＬ、その出力が高いレベル
に固定されることで、消費電力を著しく低下できる機能
、つまり、バツテリセービンク機能を有する。
ルにすることで、ＭＯＳ抵抗は開放に近い状態となり、
２人力ＮＡＮＤ回路は０ＦＦＬ、その出力が高いレベル
に固定されることで、消費電力を著しく低下できる機能
、つまり、バツテリセービンク機能を有する。
［発明が解決しようとする課題］
しかるに上述した従来のバッテリーセービング機能を有
する入力アンプ回路は、２人力ＮＡＮＤ回路を用いてい
るため、第３図に示したインバータ１１で構成された入
力アンプ回路に比べて著しく動作周波数範囲が狭くなる
という欠点があった。
する入力アンプ回路は、２人力ＮＡＮＤ回路を用いてい
るため、第３図に示したインバータ１１で構成された入
力アンプ回路に比べて著しく動作周波数範囲が狭くなる
という欠点があった。
また、２人力ＮＡＮＤ回路２１は、インバータ１１に比
べて２倍の素子感度があり、製造ばらつき及び温度変動
に対して弱く、高周波動作になる程その影響が顕著にな
るという欠点があった。
べて２倍の素子感度があり、製造ばらつき及び温度変動
に対して弱く、高周波動作になる程その影響が顕著にな
るという欠点があった。
本発明はかかる問題点に鑑みてなされたものであって、
２人力ＮＡＮＤ回路を用いることなく高速動作が可能で
あり、バッテリーセービング機能を有する入力アンプ回
路を提供することを目的とする。
２人力ＮＡＮＤ回路を用いることなく高速動作が可能で
あり、バッテリーセービング機能を有する入力アンプ回
路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る入力アンプ回路は、ＣＭＯＳｔｌｌ成のイ
ンバータ回路と、このインバータ回路の出力から入力へ
帰還をかけるための制御信号により０Ｎ１０ Ｆ Ｆす
るＭＯＳ抵抗回路と、前記制御信号により前記インバー
タ回路の入力状態を入力イネーブル又は入力固定に切替
える入力回路とを有することを特徴とする。
ンバータ回路と、このインバータ回路の出力から入力へ
帰還をかけるための制御信号により０Ｎ１０ Ｆ Ｆす
るＭＯＳ抵抗回路と、前記制御信号により前記インバー
タ回路の入力状態を入力イネーブル又は入力固定に切替
える入力回路とを有することを特徴とする。
［作用］
本発明においては、制御信号によりインバータ回路の入
力を入力イネーブル状態にすることができ、この状態で
インバータ回路はＣＭＯＳ構成であるから高速動作が一
可能であり、一方、入力固定状態にすると、バッテリー
セービング機能を有することになる。
力を入力イネーブル状態にすることができ、この状態で
インバータ回路はＣＭＯＳ構成であるから高速動作が一
可能であり、一方、入力固定状態にすると、バッテリー
セービング機能を有することになる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係る入力アンプ回路を示す回
路図である。ＣＭＯＳ構成のインバータ回路１１の入力
は、信号入力端子２と接続し、出力は出力端子１３と接
続する。インバータ回路１１の入出力間には、Ｐ−ＭＯ
９１ＢとＮ−ＭＯＳ１４とをトランスファーゲートの構
成としたＭＯＳ抵抗回路１２を設けている。制御端子４
からの制御信号により、ＭＯＳ抵抗回路１−２の０Ｎ１
０ＦＦを行なう。また、信号入力端子２には、Ｎ・ＭＯ
Ｓ１７のドレイン側を接続し、このＮ−ＭＯＳ１７のゲ
ートも制御信号により制御される。信号入力端子２にト
レイン側が接続されているＰ・ＭＯＳ １６は、通常Ｏ
ＦＦした回路となっている。
路図である。ＣＭＯＳ構成のインバータ回路１１の入力
は、信号入力端子２と接続し、出力は出力端子１３と接
続する。インバータ回路１１の入出力間には、Ｐ−ＭＯ
９１ＢとＮ−ＭＯＳ１４とをトランスファーゲートの構
成としたＭＯＳ抵抗回路１２を設けている。制御端子４
からの制御信号により、ＭＯＳ抵抗回路１−２の０Ｎ１
０ＦＦを行なう。また、信号入力端子２には、Ｎ・ＭＯ
Ｓ１７のドレイン側を接続し、このＮ−ＭＯＳ１７のゲ
ートも制御信号により制御される。信号入力端子２にト
レイン側が接続されているＰ・ＭＯＳ １６は、通常Ｏ
ＦＦした回路となっている。
信号源３２から正弦波等の信号があるときに、制御端子
４を高レベルとすると、入力が制御端子４と接続された
インバータ回路１５の出力は低レベルとなり、Ｐ・ＭＯ
Ｓ１３及びＮ−ＭＯＳ１４ともＯＮしてＭＯＳ抵抗とし
て作用する。また、Ｎ−ＭＯＳ１７は０ＦＦＬ、信号入
力端子２にはバイアスがかかった信号が印加される。こ
の状態でインバータ回路１１は、アンプとして作用し、
出力には、入力信号に従った矩形波に近い波形があられ
れる。
４を高レベルとすると、入力が制御端子４と接続された
インバータ回路１５の出力は低レベルとなり、Ｐ・ＭＯ
Ｓ１３及びＮ−ＭＯＳ１４ともＯＮしてＭＯＳ抵抗とし
て作用する。また、Ｎ−ＭＯＳ１７は０ＦＦＬ、信号入
力端子２にはバイアスがかかった信号が印加される。こ
の状態でインバータ回路１１は、アンプとして作用し、
出力には、入力信号に従った矩形波に近い波形があられ
れる。
そこで、インバータ回路１１を、ＣＭＯＳ構成とし、Ｎ
ｃ ｈ及びＰｃｈのトランジスタサイズを次のように
した。
ｃ ｈ及びＰｃｈのトランジスタサイズを次のように
した。
Ｎｃｈ ：ゲート長−１．６μｍ、ゲート幅９６７、ｚ
ｍＰｃｈ ニゲ−１・長＝１．８μｍ、ゲート幅３０μ
ｍ上記の条件で、出力振幅−入力振幅となる特性周波数
ｆ１は、４５０ＭＨｚであった。第４図に示した回路で
、２人力ＮＡＮＤ回路を上記のトランジスタサイズとし
た場合、ｆｔは２５０ Ｍ Ｈｚ程度であった。
ｍＰｃｈ ニゲ−１・長＝１．８μｍ、ゲート幅３０μ
ｍ上記の条件で、出力振幅−入力振幅となる特性周波数
ｆ１は、４５０ＭＨｚであった。第４図に示した回路で
、２人力ＮＡＮＤ回路を上記のトランジスタサイズとし
た場合、ｆｔは２５０ Ｍ Ｈｚ程度であった。
一方、信号源３２に信号がない場合に、制御信号を低レ
ベルとすれは、Ｐ−ＭＯＳ１３及びＮ・ＭＯＳ１４は０
ＦＦＬ、ＭＯＳ抵抗は開放状態となり、インバータ回路
１１は本来のインバータ動作を行なう。
ベルとすれは、Ｐ−ＭＯＳ１３及びＮ・ＭＯＳ１４は０
ＦＦＬ、ＭＯＳ抵抗は開放状態となり、インバータ回路
１１は本来のインバータ動作を行なう。
また、Ｎ−ＭＯＳ１７がＯＮすることで信号入力端子２
は低レベルにプルダウンされ、インバータ回路１１は高
レベルとなる。
は低レベルにプルダウンされ、インバータ回路１１は高
レベルとなる。
このように入力端子２の入力状態に応じて制御信号を変
えることにより、直流バイアスがかからない静止状態に
することができ、インバータ回路１１はＣＭＯＳの構成
であるから消費電力を著しく低減できる。特に、出力端
子３に各種ＣＭＯＳティジタル回路か接続されている場
合には、中点電位イ、こ直流バイアスが多段にわたって
印加される二とかなく、消費電力を著しく低減すること
ができる。
えることにより、直流バイアスがかからない静止状態に
することができ、インバータ回路１１はＣＭＯＳの構成
であるから消費電力を著しく低減できる。特に、出力端
子３に各種ＣＭＯＳティジタル回路か接続されている場
合には、中点電位イ、こ直流バイアスが多段にわたって
印加される二とかなく、消費電力を著しく低減すること
ができる。
また、Ｐ−ＭＯＳ１６及びＮ−ＭＯＳ１７はトランジス
タサイズ、特にドレイン部及びソース部の面積を大きく
することで、静電保護の役目を兼ねているため、従来の
回路でも必要なトランジスタである。
タサイズ、特にドレイン部及びソース部の面積を大きく
することで、静電保護の役目を兼ねているため、従来の
回路でも必要なトランジスタである。
以上説明したように本実施例によれば、制御端子４の信
号により、入力信号がなくなったときに消費電力を著し
く低減できるバッテリーセービング機能を有し、且つ、
回路構成の最も簡単なＣＭＯ８機能のインバータ回路１
１を用いているため、バッテリーセービング解除時の増
幅動作がより高周波まで可能になるという利点がある。
号により、入力信号がなくなったときに消費電力を著し
く低減できるバッテリーセービング機能を有し、且つ、
回路構成の最も簡単なＣＭＯ８機能のインバータ回路１
１を用いているため、バッテリーセービング解除時の増
幅動作がより高周波まで可能になるという利点がある。
また、インバータ回路１１の入力側が、ドレインを共通
接続したＰ、ＭＯＳ１Ｂと、Ｎ−ＭＯＳ１４とで構成さ
れ、どちらか一方を制御するＣＭＯ８抵抗回路１２とし
て構成されているため、このＰ・ＭＯＳ１Ｂ及びＮ・Ｍ
ＯＳｉ２の１〜ランジスタ面積を大きくすることで静電
１１ Ｍ！となり、し、ＳＩに必要なものであるため、
チップの大きさか特に大きくなることもなく、バッテリ
ーセービング機能をもたすことができる。
接続したＰ、ＭＯＳ１Ｂと、Ｎ−ＭＯＳ１４とで構成さ
れ、どちらか一方を制御するＣＭＯ８抵抗回路１２とし
て構成されているため、このＰ・ＭＯＳ１Ｂ及びＮ・Ｍ
ＯＳｉ２の１〜ランジスタ面積を大きくすることで静電
１１ Ｍ！となり、し、ＳＩに必要なものであるため、
チップの大きさか特に大きくなることもなく、バッテリ
ーセービング機能をもたすことができる。
第２図は本発明の他の実施例を示す回路図である。ＣＭ
ＯＳ構成のインバータ回路１１とトランスファーゲート
で構成されたＭＯＳＯ３抵抗回路上２接続は、先の実施
例と同様であり、Ｐ −ＭＯＳ１６及びＮ−ＭＯＳｉ２
のドレインはインバータ回路１１の入力に共通接続され
、Ｐ 、 ＭＯＳ １６のゲートは制御端子４の制御信
号により制御される。
ＯＳ構成のインバータ回路１１とトランスファーゲート
で構成されたＭＯＳＯ３抵抗回路上２接続は、先の実施
例と同様であり、Ｐ −ＭＯＳ１６及びＮ−ＭＯＳｉ２
のドレインはインバータ回路１１の入力に共通接続され
、Ｐ 、 ＭＯＳ １６のゲートは制御端子４の制御信
号により制御される。
この実施例では、制御信号が高いレベルのときの動作は
、第１図に示した実施例と同一の動作をするが、制御信
号が低レベルのときには、Ｐ・ＭＯＳ１６がＯＮしてプ
ルアップ動作となり、ノ〈ツテリーセービング状態とな
る。これは、論理動作上、入力をプルアップしたい場合
には有効な手段となる。
、第１図に示した実施例と同一の動作をするが、制御信
号が低レベルのときには、Ｐ・ＭＯＳ１６がＯＮしてプ
ルアップ動作となり、ノ〈ツテリーセービング状態とな
る。これは、論理動作上、入力をプルアップしたい場合
には有効な手段となる。
［発明の効果］
以上説明したように本発明は、バッテリーセービング機
能を有する制御端子をもち、高周波領域まで動作するＣ
ＭＯＳ構成のインバータ回路により構成されているので
、高速動作を可能とし且つバッテリーセービング機能を
有するという効果がある。
能を有する制御端子をもち、高周波領域まで動作するＣ
ＭＯＳ構成のインバータ回路により構成されているので
、高速動作を可能とし且つバッテリーセービング機能を
有するという効果がある。
第１図は本発明の実施例を示す回路図、第２図は本発明
の他の実施例を示す回路図、第３図及び第４図は従来例
を示す回路図である。 １；入力アンプ回路、２；信号入力端子、３；出力端子
、４：制御端子、１１，１５；インバータ回路、１２．
ＭＯＳ抵抗回路、１３，１６：ＰチャネルＭＯＳ）ラン
ジスタ（Ｐ、ＭＯＳ）、１４．１７．ＮチャネルＭＯＳ
トランジスタ（Ｎ・ＭＯＳ）、２１；２人力ＮＡＮＤ回
路、３１；結合容量、３２；信号源
の他の実施例を示す回路図、第３図及び第４図は従来例
を示す回路図である。 １；入力アンプ回路、２；信号入力端子、３；出力端子
、４：制御端子、１１，１５；インバータ回路、１２．
ＭＯＳ抵抗回路、１３，１６：ＰチャネルＭＯＳ）ラン
ジスタ（Ｐ、ＭＯＳ）、１４．１７．ＮチャネルＭＯＳ
トランジスタ（Ｎ・ＭＯＳ）、２１；２人力ＮＡＮＤ回
路、３１；結合容量、３２；信号源
Claims (1)
- （１）ＣＭＯＳ構成のインバータ回路と、このインバー
タ回路の出力から入力へ帰還をかけるための制御信号に
よりＯＮ／ＯＦＦするＭＯＳ抵抗回路と、前記制御信号
により前記インバータ回路の入力状態を入力イネーブル
又は入力固定に切替える入力回路とを有することを特徴
とする入力アンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216161A JPH0636482B2 (ja) | 1988-08-30 | 1988-08-30 | 入力アンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216161A JPH0636482B2 (ja) | 1988-08-30 | 1988-08-30 | 入力アンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0263306A true JPH0263306A (ja) | 1990-03-02 |
| JPH0636482B2 JPH0636482B2 (ja) | 1994-05-11 |
Family
ID=16684252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63216161A Expired - Lifetime JPH0636482B2 (ja) | 1988-08-30 | 1988-08-30 | 入力アンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636482B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502417A (en) * | 1992-12-28 | 1996-03-26 | Nec Corporation | Input amplifier circuit |
| JP2011029738A (ja) * | 2009-07-22 | 2011-02-10 | Hitachi Ltd | 信号増幅回路、光受信回路、光モジュールおよびデータ交換システム |
| JP2019216317A (ja) * | 2018-06-11 | 2019-12-19 | 日立オートモティブシステムズ株式会社 | 半導体装置およびセンサシステム |
| CN114709713A (zh) * | 2022-03-30 | 2022-07-05 | 长芯盛（武汉）科技有限公司 | 用于对负载进行驱动的驱动装置及驱动方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5384987B2 (ja) * | 2009-04-03 | 2014-01-08 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | データ通信装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62132405A (ja) * | 1985-12-04 | 1987-06-15 | Toshiba Corp | 水晶発振回路 |
-
1988
- 1988-08-30 JP JP63216161A patent/JPH0636482B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62132405A (ja) * | 1985-12-04 | 1987-06-15 | Toshiba Corp | 水晶発振回路 |
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| US11467016B2 (en) | 2018-06-11 | 2022-10-11 | Hitachi Astemo, Ltd. | Semiconductor device and sensor system |
| CN114709713A (zh) * | 2022-03-30 | 2022-07-05 | 长芯盛（武汉）科技有限公司 | 用于对负载进行驱动的驱动装置及驱动方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0636482B2 (ja) | 1994-05-11 |
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