JPH026455B2 - - Google Patents
Info
- Publication number
- JPH026455B2 JPH026455B2 JP57176502A JP17650282A JPH026455B2 JP H026455 B2 JPH026455 B2 JP H026455B2 JP 57176502 A JP57176502 A JP 57176502A JP 17650282 A JP17650282 A JP 17650282A JP H026455 B2 JPH026455 B2 JP H026455B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- load
- fet device
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
この発明は半導体回路、特にFETドライバ回
路の改良に関する。
路の改良に関する。
第１図に、従来のライン・ドライバ回路が示さ
れている。このライン・ドライバは、データ入力
信号をその極性を変えることなく入力端のインバ
ータ１からドライバ出力端へ転送するものであ
る。インバータ１の出力は、能動FET装置４の
ゲートとインバータ２の入力とに加えられる。イ
ンバータ２の出力は負荷FET装置３のゲートに
加えられる。能動FET装置４は比較的低い導通
抵抗R4を有し、負荷FET装置３は比較的低い導
通抵抗R3を有する。この第１図に示す従来のラ
イン・ドライバ回路が２進値の“１”の状態にあ
つて、データ入力とデータ出力が相対的に高いレ
ベルの方の２進値信号にあるとき、このライン・
ドライバ回路は出力端の偶発的な接地により不注
意に破壊されることがある。これは過大な電流
が、比較的に低い抵抗R3を有する負荷装置３を
通つてドレイン電位VDDから出力端へ流れるから
である。短絡電流の大きさは、負荷装置３の抵抗
R3を大きくすることにより小さくすることがで
きる。しかしながらこれらは負荷装置３を流れる
信号電流が出力容量Cputを充電しなければならな
いため、通常の動作の場合に低レベルから高レベ
ルに移る際、出力信号の立上り時間特性を非常に
悪くする。
れている。このライン・ドライバは、データ入力
信号をその極性を変えることなく入力端のインバ
ータ１からドライバ出力端へ転送するものであ
る。インバータ１の出力は、能動FET装置４の
ゲートとインバータ２の入力とに加えられる。イ
ンバータ２の出力は負荷FET装置３のゲートに
加えられる。能動FET装置４は比較的低い導通
抵抗R4を有し、負荷FET装置３は比較的低い導
通抵抗R3を有する。この第１図に示す従来のラ
イン・ドライバ回路が２進値の“１”の状態にあ
つて、データ入力とデータ出力が相対的に高いレ
ベルの方の２進値信号にあるとき、このライン・
ドライバ回路は出力端の偶発的な接地により不注
意に破壊されることがある。これは過大な電流
が、比較的に低い抵抗R3を有する負荷装置３を
通つてドレイン電位VDDから出力端へ流れるから
である。短絡電流の大きさは、負荷装置３の抵抗
R3を大きくすることにより小さくすることがで
きる。しかしながらこれらは負荷装置３を流れる
信号電流が出力容量Cputを充電しなければならな
いため、通常の動作の場合に低レベルから高レベ
ルに移る際、出力信号の立上り時間特性を非常に
悪くする。
したがつて、この発明の一つの目的は改良され
たFETドライバ回路を提供することである。
たFETドライバ回路を提供することである。
この発明の他の目的は、出力端が接地電位に短
絡されても破壊されることのないFETドライバ
回路を提供することである。
絡されても破壊されることのないFETドライバ
回路を提供することである。
この発明の更に他の目的は、出力端が接地電位
に短絡されても破壊されることがなく、しかも、
高速の回路スイツチング特性を与えるFETドラ
イバ回路を提供することである。
に短絡されても破壊されることがなく、しかも、
高速の回路スイツチング特性を与えるFETドラ
イバ回路を提供することである。
この発明の更に他の目的は、接地電位又はドレ
イン電位に短絡されても破壊されることのない
FETドライバ回路を提供することである。
イン電位に短絡されても破壊されることのない
FETドライバ回路を提供することである。
この発明のこれらの目的や他の目的、特徴及び
効果は、ここに、開示される高速FETドライバ
回路により達成される。ここに開示されるFET
ドライバ回路はその性能を悪化することなく短絡
に対しての保護を与える。接地電位への短絡に対
しての保護は、出力端の負荷抵抗を分割して２つ
の平行な構成部分、低抵抗の第１負荷FET装置
と高抵抗の第２負荷FET装置に分けることによ
り行なわれている。遅延素子がデータ入力と低抵
抗の第１負荷FET装置との間に介挿される。デ
ータ入力信号が低い場合、両方の第１、第２負荷
FET装置は遮断状態にあり、能動論理FET装置
は導通状態にあつて回路に低い出力値を発生して
いる。回路へのデータ信号が高くなる時、出力容
量は初めは高抵抗の第２負荷FET装置により充
電され、短時間の遅れの後、低抵抗の第１負荷
FET装置を通じて充電される。低抵抗の第１負
荷FET装置は所定時間後に自動的に電流の流れ
を遮断する。この所定時間の長さは回路の所望の
立上り時間と等しいか、あるいは、それより大き
い様に設計されており、更に、もし出力端が接地
電位に短絡された時に低抵抗の第１負荷FET装
置が破壊されるのに要する時間より短く設計され
ている。従つて、もし回路の出力が誤まつて接地
に短絡されても、回路は保護される。なぜなら
ば、低抵抗の第１負荷FET装置の短い導通時間
は電力消費を破壊レベル以下に抑え、更に、高抵
抗の第２負荷FET装置中の短絡電流は問題を生
ずる程大きくならない。
効果は、ここに、開示される高速FETドライバ
回路により達成される。ここに開示されるFET
ドライバ回路はその性能を悪化することなく短絡
に対しての保護を与える。接地電位への短絡に対
しての保護は、出力端の負荷抵抗を分割して２つ
の平行な構成部分、低抵抗の第１負荷FET装置
と高抵抗の第２負荷FET装置に分けることによ
り行なわれている。遅延素子がデータ入力と低抵
抗の第１負荷FET装置との間に介挿される。デ
ータ入力信号が低い場合、両方の第１、第２負荷
FET装置は遮断状態にあり、能動論理FET装置
は導通状態にあつて回路に低い出力値を発生して
いる。回路へのデータ信号が高くなる時、出力容
量は初めは高抵抗の第２負荷FET装置により充
電され、短時間の遅れの後、低抵抗の第１負荷
FET装置を通じて充電される。低抵抗の第１負
荷FET装置は所定時間後に自動的に電流の流れ
を遮断する。この所定時間の長さは回路の所望の
立上り時間と等しいか、あるいは、それより大き
い様に設計されており、更に、もし出力端が接地
電位に短絡された時に低抵抗の第１負荷FET装
置が破壊されるのに要する時間より短く設計され
ている。従つて、もし回路の出力が誤まつて接地
に短絡されても、回路は保護される。なぜなら
ば、低抵抗の第１負荷FET装置の短い導通時間
は電力消費を破壊レベル以下に抑え、更に、高抵
抗の第２負荷FET装置中の短絡電流は問題を生
ずる程大きくならない。
以下、図面を参照してこの発明の実施例を詳細
に説明する。
に説明する。
第２図はこの発明の一実施例を示すものであ
る。第１図の従来のドライバ回路の負荷装置３の
機能は、２つの負荷装置、比較的低い導通状態
R5を有する第１負荷FET装置５と比較的高い導
通抵抗R6を有する第２負荷FET装置６、に分割
される。出力が正に変位する間、大きな充電電流
を供給する為に、両方の負荷装置５と６は導通状
態になる。これは出力信号に速い立上り時間を与
える。しかし、所定の遅延時間の後に低抵抗負荷
装置５は遮断されて出力信号の正の２進値は負荷
装置６により維持される。もし、出力端が試験中
又は他の状況下で不注意に接地された場合、装置
５は保護される。なぜならば、装置５の短い導通
時間は大きな短絡電流の持続時間を制限し、装置
５内のエネルギ散逸を破壊レベル以下に制限する
からである。また、負荷装置６の比較的高い抵抗
R6は許容できない程度の大きさの短絡電流が装
置６を通つてドレイン電位VDDから出力端に流れ
ることを防ぐ。
る。第１図の従来のドライバ回路の負荷装置３の
機能は、２つの負荷装置、比較的低い導通状態
R5を有する第１負荷FET装置５と比較的高い導
通抵抗R6を有する第２負荷FET装置６、に分割
される。出力が正に変位する間、大きな充電電流
を供給する為に、両方の負荷装置５と６は導通状
態になる。これは出力信号に速い立上り時間を与
える。しかし、所定の遅延時間の後に低抵抗負荷
装置５は遮断されて出力信号の正の２進値は負荷
装置６により維持される。もし、出力端が試験中
又は他の状況下で不注意に接地された場合、装置
５は保護される。なぜならば、装置５の短い導通
時間は大きな短絡電流の持続時間を制限し、装置
５内のエネルギ散逸を破壊レベル以下に制限する
からである。また、負荷装置６の比較的高い抵抗
R6は許容できない程度の大きさの短絡電流が装
置６を通つてドレイン電位VDDから出力端に流れ
ることを防ぐ。
第２図の回路は更にFET装置８、FET装置９
及び遅延コンデンサCDから遅延回路Ｅを有する。
FET装置８と９は通常の能動、負荷非反転バツ
フアの様に連結されていて、その出力は遅延コン
デンサCDとNOR回路１０の第１入力に接続され
ている。能動負荷FET装置８のゲートはデータ
入力端に接続されている。データ入力端はまたイ
ンバータ１１の入力に接続されている。インバー
タ１１の出力は、能動装置７のゲートに接続さ
れ、また、能動装置９のゲートに接続され、更
に、NOR回路１０の第２入力に接続されている。
NOR回路１０の出力は低抵抗第１負荷FET装置
５のゲートを駆動する。これら遅延回路Ｅと、
NOR回路１０はスイツチング手段１２を構成し
ている。データ入力端が２進値の“０”または低
電圧の信号値にある時、第２負荷装置６が遮断さ
れており、第１負荷装置５も遮断されており、そ
して能動装置７が導通状態にあり、これにより出
力端に接地電位又は２進値“０”の出力を供給し
ている。これは以下の様に達成される。インバー
タ１１は、たとえば米国特許第3775693号の第１
図に示されるような高速回路である。データ入力
信号の低い値は、高速インバータ１１で反転さ
れ、電位となつて装置７のゲートに印加され、装
置７を導通状態に維持する。データ入力信号の低
い値は、また、負荷装置６のゲートに加えられて
これを遮断状態に保つ。データ入力信号の低い値
は、更に、遅延回路Ｅの負荷装置８のゲートに加
えられてこれを遮断状態に保つ。同時に、インバ
ータ１１からの比較的高い電圧値が能動装置９の
ゲートに加えられてこれを導通状態に保ち、そし
てNOR回路１０の第１入力に接地電位を加える。
インバータ１１の比較的高い出力電圧がNOR回
路１０の第２入力に加えられているため、NOR
回路１０の出力は比較的低い２進値“０”の電圧
にあり、第１負荷FET装置５のゲートに加えら
れてそれを遮断状態に維持する。
及び遅延コンデンサCDから遅延回路Ｅを有する。
FET装置８と９は通常の能動、負荷非反転バツ
フアの様に連結されていて、その出力は遅延コン
デンサCDとNOR回路１０の第１入力に接続され
ている。能動負荷FET装置８のゲートはデータ
入力端に接続されている。データ入力端はまたイ
ンバータ１１の入力に接続されている。インバー
タ１１の出力は、能動装置７のゲートに接続さ
れ、また、能動装置９のゲートに接続され、更
に、NOR回路１０の第２入力に接続されている。
NOR回路１０の出力は低抵抗第１負荷FET装置
５のゲートを駆動する。これら遅延回路Ｅと、
NOR回路１０はスイツチング手段１２を構成し
ている。データ入力端が２進値の“０”または低
電圧の信号値にある時、第２負荷装置６が遮断さ
れており、第１負荷装置５も遮断されており、そ
して能動装置７が導通状態にあり、これにより出
力端に接地電位又は２進値“０”の出力を供給し
ている。これは以下の様に達成される。インバー
タ１１は、たとえば米国特許第3775693号の第１
図に示されるような高速回路である。データ入力
信号の低い値は、高速インバータ１１で反転さ
れ、電位となつて装置７のゲートに印加され、装
置７を導通状態に維持する。データ入力信号の低
い値は、また、負荷装置６のゲートに加えられて
これを遮断状態に保つ。データ入力信号の低い値
は、更に、遅延回路Ｅの負荷装置８のゲートに加
えられてこれを遮断状態に保つ。同時に、インバ
ータ１１からの比較的高い電圧値が能動装置９の
ゲートに加えられてこれを導通状態に保ち、そし
てNOR回路１０の第１入力に接地電位を加える。
インバータ１１の比較的高い出力電圧がNOR回
路１０の第２入力に加えられているため、NOR
回路１０の出力は比較的低い２進値“０”の電圧
にあり、第１負荷FET装置５のゲートに加えら
れてそれを遮断状態に維持する。
データ入力信号が２進値“０”から２進値
“１”または高い状態に移る時、次の様な動作が
生ずる。正の方向へ変化する入力信号は直接に第
２負荷FET装置６のゲートに加えられ、それを
導通状態にする。正の方向へ変化する入力信号
は、また、高速インバータ１１により反転されて
この結果生ずる負の方向へ変化する信号は能動
FET装置７のゲートに加えられてそれを遮断す
る。インバータ１１から出力される信号の速い負
方向への変化はNOR回路１０の第２入力に加え
られる。NOR回路１０は米国特許第3775693号の
第１ａ図に示されるように高速回路であり、この
ため素早く正方向に変化する信号を作つて低抵抗
第１負荷FET装置５のゲートに加え、これを導
通状態にする。ドレイン電位VDDからの電流は素
早く低抵抗第１負荷FET装置５を通つてドライ
バ回路の出力端へ流れて出力容量Cputを充電し、
これにより出力信号の速い立上り時間変化を達成
する。
“１”または高い状態に移る時、次の様な動作が
生ずる。正の方向へ変化する入力信号は直接に第
２負荷FET装置６のゲートに加えられ、それを
導通状態にする。正の方向へ変化する入力信号
は、また、高速インバータ１１により反転されて
この結果生ずる負の方向へ変化する信号は能動
FET装置７のゲートに加えられてそれを遮断す
る。インバータ１１から出力される信号の速い負
方向への変化はNOR回路１０の第２入力に加え
られる。NOR回路１０は米国特許第3775693号の
第１ａ図に示されるように高速回路であり、この
ため素早く正方向に変化する信号を作つて低抵抗
第１負荷FET装置５のゲートに加え、これを導
通状態にする。ドレイン電位VDDからの電流は素
早く低抵抗第１負荷FET装置５を通つてドライ
バ回路の出力端へ流れて出力容量Cputを充電し、
これにより出力信号の速い立上り時間変化を達成
する。
この間、インバータ１１から出力される負方向
へ変化する信号は、また、遅延回路Ｅの能動
FET装置９のゲートに加えられる。装置８が導
通状態にあり、装置９が遮断状態にあるため、遅
延コンデンサCDは今、装置８を介してドレイン
電位VDDから充電が行なわれている。所定時間
後、FET装置８のソースに接続されているNOR
回路１０の第１入力の電位は正になり、NOR回
路１０から遅延して負方向へ変化する信号が出力
されてFET装置５のゲートに加えられる。これ
により、低抵抗第１負荷FET装置５を遮断する。
ドライバ回路の出力端に正の出力信号が出力され
る場合の安定した状態においては、低抵抗第１負
荷FET装置５が遮断され、高抵抗第２負荷FET
装置６が導通されている。この正の出力条件での
安定した状態において、もしドライバ回路の出力
端が不注意に接地電位に短絡されると、第２負荷
FET装置６の高抵抗R6が、損償を生ずるような
短絡電流が装置６を介してVDDから出力端子１０
へ流れることを防止する。なお、装置５は導通時
間が短かくて装置５内でのエネルギ散逸が安全な
レベルに制限されるため破壊から保護される。
へ変化する信号は、また、遅延回路Ｅの能動
FET装置９のゲートに加えられる。装置８が導
通状態にあり、装置９が遮断状態にあるため、遅
延コンデンサCDは今、装置８を介してドレイン
電位VDDから充電が行なわれている。所定時間
後、FET装置８のソースに接続されているNOR
回路１０の第１入力の電位は正になり、NOR回
路１０から遅延して負方向へ変化する信号が出力
されてFET装置５のゲートに加えられる。これ
により、低抵抗第１負荷FET装置５を遮断する。
ドライバ回路の出力端に正の出力信号が出力され
る場合の安定した状態においては、低抵抗第１負
荷FET装置５が遮断され、高抵抗第２負荷FET
装置６が導通されている。この正の出力条件での
安定した状態において、もしドライバ回路の出力
端が不注意に接地電位に短絡されると、第２負荷
FET装置６の高抵抗R6が、損償を生ずるような
短絡電流が装置６を介してVDDから出力端子１０
へ流れることを防止する。なお、装置５は導通時
間が短かくて装置５内でのエネルギ散逸が安全な
レベルに制限されるため破壊から保護される。
第３図には、第２図のドライバ回路の通常の状
況下におけるライン・ドライバ波形が示されてい
る。９個の波形が対応する第２図中の電圧記号ま
たは電流記号と同一記号により示されている。デ
ータ入力信号の波形は正方向の変化Ａを形成し、
直ちに第２負荷FET装置６を導通状態にして電
流波形IR6のＥに示されるような小さな電流を流
す。この電流はFET装置７を通つて電流波形IR7
のＨに示すように流されるため、出力電圧Vputは
上昇しない。単位遅延時間の後、V2はＢに示す
ように小さくなり、FET装置７を遮断し、そし
て、出力端電圧VputはＦに示されるように緩く上
昇しはじめる。更に単位遅延時間の後、電位V3
が上昇し、第１負荷FET装置５が導通状態にな
り、電流波形IR5のＪ及び電流波形IputのＫに示す
ように大きな充電電流が出力容量Cputに流れ込む
ことができるようにする。これは、出力電圧Vput
をＧに示すように急激に上昇させてＬに示すよう
なドレイン電位VDDまで到達させる。この時点
で、全ての出力電流Iputは零になる。また、この
時点あるいは少し後で、遅延電圧V1がＤ点に示
すように上昇し、電圧V3を１ゲート遅延時間後
にＭに示すように下降させ、第１負荷FET装置
５を遮断する。このようにして、通常の操作にお
いては出力容量Cputの全充電電流は電圧V3のパル
スにより流される。電圧V3のパルス幅は、出力
容量Cputの完全充電を行なうのに十分なほど長く
なるように設計されている。V3のパルス幅の上
限は、第４図の波形図に示されるように出力が接
地された時、ドライバ回路を破壊するのに必要な
量以下に全パルスエネルギを制限する大きさであ
る。
況下におけるライン・ドライバ波形が示されてい
る。９個の波形が対応する第２図中の電圧記号ま
たは電流記号と同一記号により示されている。デ
ータ入力信号の波形は正方向の変化Ａを形成し、
直ちに第２負荷FET装置６を導通状態にして電
流波形IR6のＥに示されるような小さな電流を流
す。この電流はFET装置７を通つて電流波形IR7
のＨに示すように流されるため、出力電圧Vputは
上昇しない。単位遅延時間の後、V2はＢに示す
ように小さくなり、FET装置７を遮断し、そし
て、出力端電圧VputはＦに示されるように緩く上
昇しはじめる。更に単位遅延時間の後、電位V3
が上昇し、第１負荷FET装置５が導通状態にな
り、電流波形IR5のＪ及び電流波形IputのＫに示す
ように大きな充電電流が出力容量Cputに流れ込む
ことができるようにする。これは、出力電圧Vput
をＧに示すように急激に上昇させてＬに示すよう
なドレイン電位VDDまで到達させる。この時点
で、全ての出力電流Iputは零になる。また、この
時点あるいは少し後で、遅延電圧V1がＤ点に示
すように上昇し、電圧V3を１ゲート遅延時間後
にＭに示すように下降させ、第１負荷FET装置
５を遮断する。このようにして、通常の操作にお
いては出力容量Cputの全充電電流は電圧V3のパル
スにより流される。電圧V3のパルス幅は、出力
容量Cputの完全充電を行なうのに十分なほど長く
なるように設計されている。V3のパルス幅の上
限は、第４図の波形図に示されるように出力が接
地された時、ドライバ回路を破壊するのに必要な
量以下に全パルスエネルギを制限する大きさであ
る。
第４図は、第２図のライン・ドライバ回路の第
３図に示されたのと同様の波形の流れを、出力端
が接地された状態で示すものである。データ入力
信号はＡで正方向に変化して第２負荷FET装置
６を導通状態にして電流波形IR6に小さな電流Ｂ
を流して、短絡された出力部に出力電流IputのＣ
に示されるように流す。単位遅延時間後、電圧
V2はＤに示すように下降して電圧V3をＥに示す
ように上昇させ、第１負荷FET装置５を導通状
態にする。短絡電流は電流波形IR5のＦに示すよ
うに装置５を通つて、出力電流IputのＪに示され
るように短絡された出力端へ流入する。
３図に示されたのと同様の波形の流れを、出力端
が接地された状態で示すものである。データ入力
信号はＡで正方向に変化して第２負荷FET装置
６を導通状態にして電流波形IR6に小さな電流Ｂ
を流して、短絡された出力部に出力電流IputのＣ
に示されるように流す。単位遅延時間後、電圧
V2はＤに示すように下降して電圧V3をＥに示す
ように上昇させ、第１負荷FET装置５を導通状
態にする。短絡電流は電流波形IR5のＦに示すよ
うに装置５を通つて、出力電流IputのＪに示され
るように短絡された出力端へ流入する。
装置８，９及びコンデンサCDを有する遅延回
路Ｅが所定時間の遅延を行なつた後、電圧V1は
上昇して電圧V3を下降させ、これにより装置５
を電流波形IR5のＩに示すように遮断する。ドラ
イバ回路の破壊が生ずる前に出力電流IputはＫに
示すように安全なレベルまで下降する。この発明
の１つの特徴は、出力電力の最高値は単に出力容
量Cputの素早い充電をなうのに十分なだけの間出
力される。ドライバ回路を破壊するのに必要なピ
ーク電力のエネルギは出力容量Cputを充電するの
に必要なエネルギよりはるかに大きいため、ドラ
イバ回路は効果的に保護される。換言すれば、保
護は電力よりもむしろエネルギを制限することに
より達成される。
路Ｅが所定時間の遅延を行なつた後、電圧V1は
上昇して電圧V3を下降させ、これにより装置５
を電流波形IR5のＩに示すように遮断する。ドラ
イバ回路の破壊が生ずる前に出力電流IputはＫに
示すように安全なレベルまで下降する。この発明
の１つの特徴は、出力電力の最高値は単に出力容
量Cputの素早い充電をなうのに十分なだけの間出
力される。ドライバ回路を破壊するのに必要なピ
ーク電力のエネルギは出力容量Cputを充電するの
に必要なエネルギよりはるかに大きいため、ドラ
イバ回路は効果的に保護される。換言すれば、保
護は電力よりもむしろエネルギを制限することに
より達成される。
第１負荷FET装置５のゲートに入力される正
パルスの幅は、ライン・ドライバの出力における
最悪の場合の立上り時間に適合するように設計さ
れる。この最悪の場合の立上り時間は、10-6程度
の大きさの２つのFETに対して、低レベルの最
大（0.4ボルト）からの高レベルの最小（2.4ボル
ト）の電位差で100pfの容量負荷をドライブする
のに20ナノ秒より小さい。したがつて、もしこの
高レベルの間（20ナノ秒より小さい）に出力が不
注意に短絡されると、大きな一時的な電流が正の
ドレイン電圧VDDから回路へ流れ込むことができ
る。しかし、電流パルスのエネルギは回路中の金
属導体の破壊に必要な量（大よそ数百マイクロ秒
に対応する）よりはるかに少ないため、回路を損
傷することはできない。
パルスの幅は、ライン・ドライバの出力における
最悪の場合の立上り時間に適合するように設計さ
れる。この最悪の場合の立上り時間は、10-6程度
の大きさの２つのFETに対して、低レベルの最
大（0.4ボルト）からの高レベルの最小（2.4ボル
ト）の電位差で100pfの容量負荷をドライブする
のに20ナノ秒より小さい。したがつて、もしこの
高レベルの間（20ナノ秒より小さい）に出力が不
注意に短絡されると、大きな一時的な電流が正の
ドレイン電圧VDDから回路へ流れ込むことができ
る。しかし、電流パルスのエネルギは回路中の金
属導体の破壊に必要な量（大よそ数百マイクロ秒
に対応する）よりはるかに少ないため、回路を損
傷することはできない。
第５図は、この発明の他の実施例を示すもので
あり、この実施例では、高速のライン・ドライバ
回路は正のVDD電位に対しても、また、接地電位
に対しても保護されている。基本的には、第２図
中に示された回路の鏡像が第５図中に複製されて
おり、そして第２図中に示される装置７を保護す
る役割を果している。第５図中には遅延回路Ｅ及
びNOR回路１０からなるスイツチング手段に第
１負荷FET装置５、及び第２負荷FET装置６が
示されており、これらは第２図と同様な態様でも
つて第５図中で作用する。これに加わるに、遅延
回路E′及びNOR回路１０′からなるスイツチング
手段１２′、FET装置５′及びFET装置６′が、第
５図中のダツシユの付けられていない参照符号を
有する要素に対応した機能を果す。特に、第５図
の低導通抵抗FET装置５′と高導通抵抗FET装置
６′は第２図のFET装置７と効果的に置き換つて
いる。もし、出力端が不注意に接地電位に短絡さ
れると、第２図で説明されたのと同様の回路保護
機能が第５図中で働く。これに加えて、もし出力
端が不注意に、＋VDDのドレイン電位に短絡され、
そして、データ入力信号が下方に変化する時、
NOR回路１０′は正方向に変化する電位を出力
し、比較的低インピーダンスのFET装置５′を導
通状態にし、これにより出力端が接地電位に短絡
し、そして、比較的大きな電流がFET装置５′を
通つて流れはじめる。遅延回路E′により決められ
る所定の遅延時間後、遅延回路Ｅに対して説明さ
れたのと同じ態様で以て遅延回路E′の出力は上昇
しはじめ、NOR回路１０′の出力を降下させる。
これにより、低インピーダンスのFET装置５′を
回路の要素を破壊するのに要する時間よりも短い
時間後に遮断する。このようにして、回路は＋
VDD電位への不注意な短絡から保護される。
あり、この実施例では、高速のライン・ドライバ
回路は正のVDD電位に対しても、また、接地電位
に対しても保護されている。基本的には、第２図
中に示された回路の鏡像が第５図中に複製されて
おり、そして第２図中に示される装置７を保護す
る役割を果している。第５図中には遅延回路Ｅ及
びNOR回路１０からなるスイツチング手段に第
１負荷FET装置５、及び第２負荷FET装置６が
示されており、これらは第２図と同様な態様でも
つて第５図中で作用する。これに加わるに、遅延
回路E′及びNOR回路１０′からなるスイツチング
手段１２′、FET装置５′及びFET装置６′が、第
５図中のダツシユの付けられていない参照符号を
有する要素に対応した機能を果す。特に、第５図
の低導通抵抗FET装置５′と高導通抵抗FET装置
６′は第２図のFET装置７と効果的に置き換つて
いる。もし、出力端が不注意に接地電位に短絡さ
れると、第２図で説明されたのと同様の回路保護
機能が第５図中で働く。これに加えて、もし出力
端が不注意に、＋VDDのドレイン電位に短絡され、
そして、データ入力信号が下方に変化する時、
NOR回路１０′は正方向に変化する電位を出力
し、比較的低インピーダンスのFET装置５′を導
通状態にし、これにより出力端が接地電位に短絡
し、そして、比較的大きな電流がFET装置５′を
通つて流れはじめる。遅延回路E′により決められ
る所定の遅延時間後、遅延回路Ｅに対して説明さ
れたのと同じ態様で以て遅延回路E′の出力は上昇
しはじめ、NOR回路１０′の出力を降下させる。
これにより、低インピーダンスのFET装置５′を
回路の要素を破壊するのに要する時間よりも短い
時間後に遮断する。このようにして、回路は＋
VDD電位への不注意な短絡から保護される。
したがつて、第５図中に示された回路の作用
は、第２図の回路について説明されたのと同じ原
理に基づいていることが理解される。また、この
回路は接地電位に対すると同様に正のドレイン電
位VDDに対しても不注意な短絡から保護されてい
ることが理解される。
は、第２図の回路について説明されたのと同じ原
理に基づいていることが理解される。また、この
回路は接地電位に対すると同様に正のドレイン電
位VDDに対しても不注意な短絡から保護されてい
ることが理解される。
この発明の高速FETライン・ドライバ回路は、
回路の性能を劣化させることなく出力端の短絡か
ら回路を保護することができる。
回路の性能を劣化させることなく出力端の短絡か
ら回路を保護することができる。
以上、いくつかの実施例についてこの発明を説
明してきたが、この発明は上述の実施例に限定さ
れるものではなく、特許請求の範囲の精神を逸脱
しない範囲で種々の変更が可能である。
明してきたが、この発明は上述の実施例に限定さ
れるものではなく、特許請求の範囲の精神を逸脱
しない範囲で種々の変更が可能である。
第１図は従来のライン・ドライバ回路を示す回
路図、第２図はこの発明の一実施例による高速
FETライン・ドライバ回路を示す回路図、第３
図は第２図のライン・ドライバ回路の通常の状態
における回路中の電圧及び電流波形を示す波形
図、第４図は第２図のライン・ドライバ回路の出
力が短絡された状態における回路中の電圧及び電
流波形を示す波形図、第５図はこの発明の他の実
施例によるFETライン・ドライバ回路を示す回
路図である。 ５……第１負荷FET装置、６……第２負荷
FET装置、１０……NOR回路、１２……スイツ
チング手段、Ｅ……遅延回路。
路図、第２図はこの発明の一実施例による高速
FETライン・ドライバ回路を示す回路図、第３
図は第２図のライン・ドライバ回路の通常の状態
における回路中の電圧及び電流波形を示す波形
図、第４図は第２図のライン・ドライバ回路の出
力が短絡された状態における回路中の電圧及び電
流波形を示す波形図、第５図はこの発明の他の実
施例によるFETライン・ドライバ回路を示す回
路図である。 ５……第１負荷FET装置、６……第２負荷
FET装置、１０……NOR回路、１２……スイツ
チング手段、Ｅ……遅延回路。
Claims (1)
- 【特許請求の範囲】 １ 出力の短絡に対して保護を有するFETドラ
イバ回路において、 ソース−ドレイン回路がドレイン電位と出力端
との間に接続されてゲートに加わる信号に応じて
選択的に出力端への比較的速い充電路を形成する
比較的小さな抵抗を有する第１負荷FET装置と、 ソース・ドレイン路が前記ドレイン電位と前記
出力端との間に接続され、ゲートが入力端に接続
され、前記入力端にある極性の入力信号が印加さ
れる時に前記出力端への比較的遅い充電路を形成
する前記第１負荷FET装置よりも大きな抵抗を
有する第２負荷FET装置と、 前記入力端に接続された入力と、前記第１負荷
FET装置のゲートに接続された出力とを有し、
前記入力信号が接地電位から前記ある極性に変化
する際に前記比較的速い充電路を導電し、所定時
間後に前記比較的速い充電路を遮断するスイツチ
ング手段と を有することを特徴とするFETドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US317659 | 1981-11-02 | ||
| US06/317,659 US4421994A (en) | 1981-11-02 | 1981-11-02 | High speed line driver with ground output capability |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877326A JPS5877326A (ja) | 1983-05-10 |
| JPH026455B2 true JPH026455B2 (ja) | 1990-02-09 |
Family
ID=23234697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57176502A Granted JPS5877326A (ja) | 1981-11-02 | 1982-10-08 | Ｆｅｔドライバ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4421994A (ja) |
| EP (1) | EP0078490B1 (ja) |
| JP (1) | JPS5877326A (ja) |
| DE (1) | DE3278708D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4477741A (en) * | 1982-03-29 | 1984-10-16 | International Business Machines Corporation | Dynamic output impedance for 3-state drivers |
| US4498021A (en) * | 1982-07-13 | 1985-02-05 | Matsushita Electric Industrial Co., Ltd. | Booster for transmitting digital signal |
| US4527081A (en) * | 1983-02-11 | 1985-07-02 | The United States Of America As Represented By The Scretary Of The Army | Overshoot predriven semi-asynchronous driver |
| US4672243A (en) * | 1985-05-28 | 1987-06-09 | American Telephone And Telegraph Company, At&T Bell Laboratories | Zero standby current TTL to CMOS input buffer |
| US4785201A (en) * | 1986-12-29 | 1988-11-15 | Integrated Device Technology, Inc. | High speed/high drive CMOS output buffer with inductive bounce suppression |
| JPH01119773A (ja) * | 1987-11-02 | 1989-05-11 | Mitsubishi Electric Corp | インバータ回路 |
| US4989127A (en) * | 1989-05-09 | 1991-01-29 | North American Philips Corporation | Driver for high voltage half-bridge circuits |
| US5414583A (en) * | 1991-12-19 | 1995-05-09 | Unitrode Corporation | Current source bus terminator with voltage clamping and steady state power reduction |
| US5336948A (en) * | 1992-12-16 | 1994-08-09 | Unitrode Corporation | Active negation emulator |
| FR2707058B1 (ja) * | 1993-06-23 | 1995-09-15 | Sgs Thomson Microelectronics | |
| EP0689292A3 (en) * | 1994-06-17 | 1997-10-22 | Harris Corp | Control circuit for bridge circuits and corresponding method |
| US5486782A (en) * | 1994-09-27 | 1996-01-23 | International Business Machines Corporation | Transmission line output driver |
| US5726589A (en) * | 1995-11-01 | 1998-03-10 | International Business Machines Corporation | Off-chip driver circuit with reduced hot-electron degradation |
| US5850159A (en) * | 1997-05-12 | 1998-12-15 | Ind Tech Res Inst | High and low speed output buffer with controlled slew rate |
| US6094086A (en) * | 1997-05-12 | 2000-07-25 | Industrial Technology Research Institute | High drive CMOS output buffer with fast and slow speed controls |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631528A (en) * | 1970-08-14 | 1971-12-28 | Robert S Green | Low-power consumption complementary driver and complementary bipolar buffer circuits |
| US3749936A (en) * | 1971-08-19 | 1973-07-31 | Texas Instruments Inc | Fault protected output buffer |
| US3769528A (en) * | 1972-12-27 | 1973-10-30 | Ibm | Low power fet driver circuit |
| DE2539890B2 (de) * | 1975-09-08 | 1978-06-01 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zum Schutz von Eingängen integrierter MOS-Schaltkreise |
| DE2737544B2 (de) * | 1977-08-19 | 1979-06-21 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Ausgangsverstärker mit CMOS-Transistoren |
| US4329600A (en) * | 1979-10-15 | 1982-05-11 | Rca Corporation | Overload protection circuit for output driver |
| US4363068A (en) * | 1980-08-18 | 1982-12-07 | Sundstrand Corporation | Power FET short circuit protection |
| US4347447A (en) * | 1981-04-16 | 1982-08-31 | Mostek Corporation | Current limiting MOS transistor driver circuit |
| JPS583321A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | データバッファ回路 |
-
1981
- 1981-11-02 US US06/317,659 patent/US4421994A/en not_active Expired - Lifetime
-
1982
- 1982-10-08 JP JP57176502A patent/JPS5877326A/ja active Granted
- 1982-10-26 DE DE8282109886T patent/DE3278708D1/de not_active Expired
- 1982-10-26 EP EP82109886A patent/EP0078490B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0078490A2 (en) | 1983-05-11 |
| EP0078490A3 (en) | 1984-05-23 |
| DE3278708D1 (en) | 1988-07-28 |
| US4421994A (en) | 1983-12-20 |
| JPS5877326A (ja) | 1983-05-10 |
| EP0078490B1 (en) | 1988-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH026455B2 (ja) | ||
| US5559659A (en) | Enhanced RC coupled electrostatic discharge protection | |
| KR950009087B1 (ko) | 반도체 집적회로의 출력회로 | |
| US5248906A (en) | High speed CMOS output buffer circuit minimizes output signal oscillation and steady state current | |
| CN102082146B (zh) | 半导体装置 | |
| FR2536607A1 (fr) | Circuit d'interface | |
| US5233238A (en) | High power buffer with increased current stability | |
| CN113228511A (zh) | 高电流驱动器的基于GaN的故障安全关闭 | |
| CN211830608U (zh) | 包括具有动态耦合到漏极的本体的nmos晶体管的电路 | |
| US10320185B2 (en) | Integrated circuit with protection from transient electrical stress events and method therefor | |
| JPS61264749A (ja) | ダイナミツク保護集積装置 | |
| US4123669A (en) | Logical OR circuit for programmed logic arrays | |
| US6788586B2 (en) | Output buffer for a nonvolatile memory with output signal switching noise reduction, and nonvolatile memory comprising the same | |
| JP2918821B2 (ja) | オフチップドライバ回路 | |
| US3493878A (en) | Self-resetting overload protection circuit for transistors | |
| CN113922340A (zh) | 一种用于驱动芯片中高侧功率管的短路保护电路 | |
| US6101077A (en) | Electrostatic protection circuit of a semiconductor device | |
| KR19980033221A (ko) | 고전압 허용 3상태 출력 버퍼 | |
| US5406130A (en) | Current driver with shutdown circuit | |
| JP2002368593A (ja) | 半導体回路 | |
| JPH06237124A (ja) | 差動増幅器の入力保護回路 | |
| EP0483513A2 (en) | Undershoot reduction circuit | |
| JP3047843B2 (ja) | 過電流保護回路 | |
| US20240313626A1 (en) | Power supply circuit and control method thereof | |
| JPS5842658B2 (ja) | レベルヘンカンカイロノ ホゴカイロ |