JPS5877326A - Ｆｅｔドライバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体回路、特にＦＥＴドライバ回路の改良
に関する。

第１図に、従来の２イン・ドライバ回路が示されている
。このライン・ドライバは、データ入力信号をその極性
を変えることはなく入力端のインバータ１からドライバ
出力端へ転送するものである。インバーターの出力は、
能動ＦＥＴ装置４のゲごトとインバータ２の入力とに加
えられる。インバータ２の出力は負荷ＦＥＴ装置３のゲ
ートに加えられる。能動、ＦＥＴ装置４は比較的低い導
通抵控Ｒ′を有し、負荷ＦＥＴ装置３は比較的低い導通
抵抗Ｒｊを有する。この第１図に示す従来のライン・ド
ライバ回路が２進値の′″１”の状態にあって、データ
入力とデータ出力が相対的に高いレベルの方の２進値信
号にあるとき、このライン・ドライバ回路は出力端の偶
発的な接地によシ不注意に破壊されることがある。これ
は過大な電流が、比較的に低い抵抗Ｒ８を有する負荷装
置３を通ってドレイン電位■ＤＤから出力端へ流れるか
らである。短絡電流の大きさは、負荷装置３の抵抗Ｒ６
を大、きくすることにより小さくすることができる。し
かしながらこれは負荷装置６を流れる信号電流が出力容
量Ｃを充電しなければなｕｔ らないため、通常の動作の場合に低レベルから高レベル
に移る際、出力信号の立上少時間特性を非常に悪くする
。

したがって、この発明の一つの目的は改良されたＦＥＴ
ドライバ回路を提供することである。

この発明の他の目的は、出力端が接地電位に短絡されて
も破埼されることのないＦＥＴドライバ回路を提供する
ことである。

この発明の更に他の目的は、出力端が接地電位に短絡さ
れても破壊されることがなく、シかも、高速の回路スイ
ッチング特性を与えるＦＥＴドライバ回路を提供するこ
とである。

この発明の更に他の目的は、接地電位又はドレイン電位
に短絡されても破壊されることのないＦＥＴドライバ回
路を提供することである。

この発明のこれらの目的や他の目的、特徴及び効果は、
ここに、開示される高速ＦＥＴドライバ回路により達成
される。ここに開示されるＦＥＴ−ドライバ回路はその
性能を悪化することなく短絡に対しての保護を与える。

接地電位への短絡に対しての保護は、出力端の負荷抵抗
を分割して２つの平行な構成部分、低抵抗の第１負荷Ｆ
ＥＴ装置と高抵抗の第２負荷ＦＥＴ装置に分けることに
よシ行なわれている。遅延素子がデータ入力と低抵抗の
第１負荷ＦＥＴ装置との間に介挿される。データ入力信
号が低ち場合、両方の第１、箒２負荷ＦＥＴ装置は遮断
状態にあり、能動論理ＦＥＴ装置は導通状態にあって回
路に低い出力値を発生している。回路へのデータ入力信
号が高くなる時、出力容量は初めは高抵抗の第２負荷Ｆ
ＥＴ装置によシ充電され、短一時間の遅れの後、低抵抗
の第１負荷ＦＥＴ装置を通じて充電される。低抵抗の第
１負荷ＦＥＴ装置は所定時間後に自動的に電流の流れを
遮断する。この所定時間の長さは回路の所望の立上り時
間と等しいか、あるいは、それよシ大きい様に設計され
ておシ、更に、もし出力端が接地電位に短絡された時に
低抵抗の第１負荷ＦＥＴ装置が破壊されるのに要する時
間よシ短く設計されている。従って、もし回路の出力が
誤まって接地に短絡されても、回路は保護される。なぜ
ならば、低抵抗の第１負荷ＦＥＴ装置の短い導通時間は
電力消費を破壊レベル以下に抑え１．更に、高抵抗の第
２負荷ＦＥＴ装置中の短絡電流は問題を生ずる程大きく
ならかへ以下、図面を参照してこの発明の実施例を詳細
に説明する。

第２図はこの発明の一実施例を示すものである。

第１因の従来のドライバ回路の負荷装置３０機能は、２
つの負荷装置、比較的低い導通抵抗Ｒ’に有する第１負
荷ＦＥＴ装置５と比較的高い導通抵抗Ｒ６を有する第２
負荷Ｆ、ＥＴ装置６、に分割される。

出力が正に変位する間、大きな充電電流を供給する為に
、両方の負荷装置５と６は導通状態になる。

これは出力信号に速い立上り時間を与える。しかし、所
定の遅延時間の後に低抵抗負荷装置５は遮断されて出力
信号の正の２進値は負荷装置６によシ維持される。もし
、出力端が試験中又は他の状況下で不注意に接地された
場合、装置５は保護される。なぜならば、装置５の短い
導通時間は大きな短絡電流の持続時間を制限し、装置５
内のエネルギ散逸を破壊レベル以下に制限するからであ
る。

また、負荷装置６の比較的高い抵抗Ｒは許容できない程
度の大きさの短絡電流が装置６を通ってドレイン電位ｖ
ＤＤから出力端に流れることを防ぐ。

郷２図の回路は更にＦＥＴ装置８、ＦＥＴ装置９及び遅
延コンデンサＣＤから遅延回路Ｅを有する。ＦＥＴ装置
８、と９は通常の能動、負荷非反転バッファの様に連結
されていて、その出力は遅延コンデンサＣＤとＮＯＲ回
路１０の第１人力に接続されている。能１負荷ＦＥＴ装
置８のゲートはデータ入力端に接続されている。データ
入力端はまたインバータ１１の入力に接続されている。

インバータ１１の出力は、能動装置７のゲートに接続さ
れ、また、能動装置９のゲートに接続され、更に、ＮＯ
Ｒ回路１０の第２人力に接続されている。ＮＯＲ回路１
０の出力は低抵抗第１負荷ＦＥＴ装置５のゲート’を駆
動する。これら遅延回路Ｅと、ＮＯＲ障路１Ｏはスイッ
チング手段１２″ｆｔ：構成している。データ入力端が
２進値の０″または低電圧の信号値にある時、第２負荷
装置６が遮断されており、第１負荷装置５も遮断されて
おシ、そして能動装置７が導通状態にあシ、これによシ
出力端に接地電位又は２進値゛０１の出力を供給してい
る。これは以下の様に達成される。インバータ１１は、
たとえば米国特許第３７７５６９５号の第１図に示され
るような高速回路である。データ入力信号の低い値は、
高速インバータ１１で反転され、正電位となって装置７
のゲートに印加され、装置７を導通状態に維持する。デ
ータ入力信号の低い竺は、また、負荷装置６のゲートに
加えられてこれを遮断状態に保つ。データ入力信号の低
い値は、更に、遅延回路Ｅの負荷装置８のゲートに加え
られてこれを遮断状態に保つ。同時に、インバータ１１
からの比較的高い電圧値が能動装置９のゲートに加えら
れてこれを導通状態に保ち、そしてＮＯＲ回路１０の第
１人力に接地電位を加える。インバータ１１の比較、的
高い出力電圧がＮ’ＯＲ回路１０の第２人力に加えられ
ているため、ＮＯＲ回路１０の出力は比較的低い２進値
−０″の電圧にあり、第１負荷ＦＥＴ装置５のゲートに
加えられてそれを遮断状態に維持する。

データ入力信号が２進値′″０″から２進値＠１　″ま
たは高い状態に移る時、次の様な動作が生ずる。

正の方向へ変化する入力信号は直接に第２負荷ＦＥＴ装
置６のゲートに加えられ、それを導通状態にする。正の
方向へ変化する入力信号は、また、高速インバータ１１
によシ反転されてこの結饗生ずる負の方向へ変化する信
号は能動ＦＥＴ装置７のゲートに加えられてそれを遮断
する。インバータ１１から出力される信号の速い負方向
への変化はＮＯＲ回路１０の第２人力に加えられる。Ｎ
。

Ｒ回路１０は米国特許第３７７５６９３号の第１ａ図に
示されるような高速回路であり、このため素早く正方向
に変化する信号を作・うて低抵抗第１負荷ＦＥＴ装置５
のゲートに加え、これを導通状態にする。ドレイン電位
ｖＤＤからの電流は素早く低抵抗第１負荷ＦＥＴ装置５
を通ってドライバ回路の出力端へ流れて出力容量Ｃを充
電し、ｕｔ これにより出力信号の速い立上り時間変化を達成する。

この間、インバータ１１から出力される負方向へ変化す
る信号は、また、遅延回路Ｅの能動ＦＥＴ装置９のゲー
トに加えられる。装置８が導通状態にあシ、装置９が遮
断状態にあるため、遅延コンデンサＣＤは今、装置８を
介してドレイン電位ｖＤＤから充電が行なわれている。

所定時間後、ＦＥＴ装置８のソースに接続されているＮ
ＯＲ回路１０の第１人力の電位は正になり、ＮＯＲ回路
１０から遅延して負方向へ変化する信号が出力されてＦ
ＥＴ装置５のゲートに加えられる。これにより、低抵抗
第１負荷ＦＥＴ装置５を遮断する。

ドライバ回路の出力端に正の出力信号が出力される場合
の安定した状態においては、低抵抗第１負荷ＦＥＴ装置
５が遮断され、高抵抗第２負荷ＦＥＴ装置６が導通され
ている。この正の出力条件での安定した状態において、
もしドライバ回路の出力端が不注意に接地電位に短絡さ
れると、第２負荷ＦＥＴ装置６の高抵抗Ｒ６が、損傷を
生ずるような短絡電流が装置６を介してｖＤＤから出力
端子１０へ流れることを防止する。なお、装置５は導通
時間が短かくて装置５内で６エネルギ散逸が安全なレベ
ルに制限されるため破壊から保護される。

第３図には、第２図のドライバ回路の通常の状況下にお
けるライン・ドライバ波形が示されている。９個の波形
が対応する第２図中の電圧記号または電流記号と同一記
号により示されている。データ入力信号の波形は正方向
の変化Ａを形成し、直ちに第２負荷ＦＥＴ装置６を導通
状態にして電流波形ＩＲ６のＥに示されるような小さな
ｌ、流を流す。この電流はＦＥＴ装置７を通って電流波
彫工Ｒ７のＨに示すように流されるため、出力電圧Ｖ　
　　は上昇しない。単位遅延時間の後、Ｖ２ｕｔ はＢに示すように小さくなり、ＦＥＴ装置７を遮断し、
そして、出力端電圧Ｖ　　　はＦに示されｏｕす るように緩く上昇しはじめる。更に単位遅延時間の後、
電位ｖ６が上昇し、第１負荷ＦＥＴ装置５が導通状態、
になり、電流波形ｌＲ５のＪ及び電流波形■　゛　　の
Ｋに示すように大きな充電電流がＯｕ　を 出力容量Ｃに流れ込むことができるようにｕｔ する。これは、出力電圧Ｖ　　　をＧに示すようｕｔ に急激に上昇させてＬに示すようなドレイン電位ｖＤＤ
まで到達させる。この時点で、全ての出力電流工　　　
は零になる。また、この時点あるいｕｔ は少し後で、遅延電圧Ｖ、が０点に示すように上昇しミ
電圧Ｖ　を１ゲ一ト遅延時間後にＭに示すように下降さ
せ、第１負荷ＦＥＴ装置５を遮断する。このようにして
、通常の操作においては出力容量Ｃの全充電電流は電圧
ｖ３のノ（ルスにｕｔ より流される。電圧ｖ６のパルス幅は、出力容量Ｃの完
全充電を行なうのに十分なはビ長くｕｔ なるように設計されている。ｖ６のパルス幅の上限は、
第４図の波形図に示されるように出力が接地された時、
ドライバ回路を破壊するのに必要な量以下に全パルスエ
ネルギを制限する大きさである。

第４図は、第２図のライン・ドライバ回路の第５図に示
されたのと同様の波形の流れを、出方端が接地された状
態で示すものである。データ大刀信号はＡで正方向−に
変化して第２負荷ＦＥＴ装置６を導通状態にして電流波
彫工Ｒ６に小さな電流Ｂを流して、短絡された出力部に
出力電流Ｉ。ｕｔのＣに示されるように流す。単位遅延
時間後、電圧ｖ２はＤに示すように下降して電圧ｖ３を
Ｅに示すように上昇させ、第１負荷ＦＥＴ装置５を導′
通状態にする。短絡電流は電流波彫工　　のＦに５ 示すように装置５を通って、出力電流工。ｕｔのＪに示
されるように短絡された出力端へ流入する。

装置８．９及びコンデンサＣ′ｔ−有する遅延回り 路Ｅが所定時間の遅延を行なった後、電圧Ｖ　は上昇し
て電圧Ｖ　ｓ　ｆ下降させ、これにより装置５を電流波
形ＩＲ５のＩに示すように遮断する。ドライバ回路の破
壊が生ずる前に出力電流Ｉ。ＬＬｔはＫに示すように安
全なレベルまで下降する。この発明の１つの特徴は、出
力電力の最高値は単に出力容量Ｃの素早い充電をなうの
に十分なだけの聞出力される。ドライバ回路を破壊する
のに必要なピーク電力のエネルギは出力容量Ｃ０ｕｔを
充電するのに必要なエネルギよりはるかに大きいため、
ドライバ回路は効果的に保護される。換言すれば、保護
は電力よりもむしろエネルギを制限することにより達成
される。

第１負荷ＦＥＴ装置５のゲートに入力される正パルスの
幅は、ライン・ドライバの出力における最悪の場合の立
上シ時間に適合するよりに設計される。この最悪の場合
の立上り時間は、１０−６程度の大きさの２つのＦＥＴ
に対して、低レベルの最大（０，４ボルト）から高レベ
ルの最小（２，４ボルト）の電位差で１００ｐｆの容量
負荷をドライブするのに２０ナノ秒より小さい。したが
って、もしこの高レベルの間（２０ナノ秒より小さい）
に出力が不注意に短絡されると、大きな一時的な電流が
正のドレイン電圧ＶＤＤから回路へ流れ込むことができ
る。しかし、電流パルスのエネルギは回路中の金属導体
の破壊に必要な量（大よそ数百マイクロ秒に対応する）
よりはるかに少ないため、回路を損傷することはできな
い。

第５図は、この発明の他の実施例を示すものであシ、こ
の実施例では、高速のライン・ドライバ回路は正のＶ　
　電位に対しても、また、接地電位西対しても保護され
ている。基本的には、第２図中に示された回路の鏡像が
第５図中に複製されており、そして第２図中に示される
装置７を保護する役割を果している。第５図中には遅延
回路Ｅ及びＮＯＲ回路１０からなるスイッチング手段に
第１負荷ＦＥＴ装置５、及び第２急荷ＦＥＴ装置６が示
されており、これらは第２図と同様な態様でもって第５
図中で作用する。これに加わるに、遅延回路Ｅ′及びＮ
ＯＲ回路１０′からなるスイッチング手段１２’、ＦＥ
Ｔ装置５′及びＦＥＴ装置６′が、第５図中のダッシュ
の付けられていない参照符号を有する要素、に対応した
機能を果す。

特に、第５図の低導通抵抗ＦＥＴ装置５′と高導通抵抗
ＦＥＴ装置６′は第２図のＦＥＴ装置７と効果的に置き
換っている。もし、出力端が不注意に接地電位に短絡さ
れると、第２図で説明されたのと同様の回路保護機能が
第５図中で働く。これに加えて１．もし出力端が不注意
に、十ｖＤＤのドレイン電位に短絡され、そして、デー
タ入力信号が下方に変化する時、Ｎ０ＲＮ路１０′は正
方向に変化する電位を出力し、比較゛的低インピーダン
スのＦＥＴ装置５′を導通状態にし、これによシ出力端
が接地電位に短絡し、そして、比較的大きな電流がＦＥ
Ｔ装置５′を通って流れはじめる。

遅延回路Ｅ′によシ決められる所定の遅延時間後、遅延
回路Ｅに対して説明されたのと同じ態様で以て遅延回路
Ｅ′の出力は上昇しはじめ、ＮＯＲ回路１０′の出力を
降下させる。これにより、低インピーダンスのＦＥＴ装
置５′を回路の要素を破壊するのに要する時間よりも短
い時間後に遮断する。

このようにして、回路は＋Ｖ　　電位への不注意Ｄ な短絡から保護される。

したがって、第５図中に示された回路の作用Ｌ１第２図
の回路について説明されたのと同じ原理に基づいている
ことが理解される。また、この回路は接地電位に対する
と同様に正のドレイン電位■ＤＤに対しても店注意な短
絡から保護されていることが理解される。

この発明の高速ＦＥＴライン・ドライバ回路は、回路の
性能を劣化させることなく出力端の短絡から回路を保護
することができる。

以上、いくつかの実施例につい、てこの発明を説明して
きたが、この発明は上述の実施例に限定されるものでは
なく、特許請求の範囲の精神を逸脱しない範囲で種々の
変更が可能である。

【図面の簡単な説明】

第１図は従来のライン・ドライバ回路を示す回路図、第
２図はこの発明の一実施例による高速ＦＥＴライン・ド
ライバ回路を示す回路図、第３図は第２図のライ、ン・
ドライバ回路の通常の状態における回路中の電圧及び電
流波形を示す波形図、第４図は第２図のライン・ドライ
バ回路の出力が短絡された状態における回路中の電圧及
び電流波形を示す波形図、第５図はこの発明の他の実施
例によるＦＥＴ：＞イン・ドライバ回路を示す回路図で
ある。 ５・・・・第１負荷ＦＥＴ装置、６・・・・第２負荷Ｆ
ＥＴ装置１．１０・・・・ＮＯＲ回路、１２・・・・ス
イッチング手段、Ｅ・・・・遅延回路。 出願人　インタ廿Ａナル・ヒ琳・マＶ−＞ズ・コ＋カン
復代理人　弁理士　　合　　　１）　　　　潔−　盲　
　＝　　　−１。 −＞　　　、ｍ　　　　、！Ｆ　　　　エ　　　　　　
　　　。 １’ｌＴ’ａ マ３　　　　　　Ｅ”

Claims (1)

1. 【特許請求の範囲】 出力の短絡に対して保護を有するＦＥＴドライバ回路に
   おいて、 ソースードレイン路がドレイン電位と出力端との間に接
   続されてゲートに加わる信号に応じて選択的に出力端へ
   の比較的速い充電路を形成する第１負荷ＦＥＴ装置と、 ソース・ドレイン路が前記ドレイン電位と前記出力端と
   の間に接続され、ゲートが入力端に接続され、前記入力
   端にある極性の入力信号が印加される時に前記出力端へ
   の比較的遅い充電路を形成する前記第１負荷ＦＥＴ装′
   門よりも大きな抵抗を有する第２負荷ＦＥＴ装置と、 前記入力端に接続された入力と、前記第１負荷ＦＥＴ装
   置のゲートに接続された出力とを有し、前記入力信号が
   接地電位から前記ある極性に変化する際に前記比較的速
   い充電路を導通し、所定時間後に前記比較的速い充電路
   を遮断するスイッチング手段と を有することを特徴とするＦＥＴドライバ回路。