JPH0265128A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0265128A JPH0265128A JP21609988A JP21609988A JPH0265128A JP H0265128 A JPH0265128 A JP H0265128A JP 21609988 A JP21609988 A JP 21609988A JP 21609988 A JP21609988 A JP 21609988A JP H0265128 A JPH0265128 A JP H0265128A
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- Japan
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- film
- gate electrode
- forming
- semiconductor substrate
- insulating film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、半導体
上に金属シリサイド膜を選択的に形成する場合に用いて
有効な技術に関する。
上に金属シリサイド膜を選択的に形成する場合に用いて
有効な技術に関する。
〔発明の概要］
本発明は、半導体基板に逆テーパー状の凸部を形成する
工程と、上記凸部を含む上記半導体基板の全面に金属膜
を形成する工程と、上記半導体基板の表面に対してほぼ
垂直な方向から上記半導体基板にエネルギービームを照
射することにより上記金属膜をシリサイド化する工程と
を有する。これによって、凸部の側面に絶縁物から成る
側壁を形成することなく、この凸部及びその両側におけ
る半導体基板の上に金属シリサイド膜を互いに分離して
自己整合的に形成することができる。
工程と、上記凸部を含む上記半導体基板の全面に金属膜
を形成する工程と、上記半導体基板の表面に対してほぼ
垂直な方向から上記半導体基板にエネルギービームを照
射することにより上記金属膜をシリサイド化する工程と
を有する。これによって、凸部の側面に絶縁物から成る
側壁を形成することなく、この凸部及びその両側におけ
る半導体基板の上に金属シリサイド膜を互いに分離して
自己整合的に形成することができる。
Ｓ Ａ Ｌ Ｉ ＣＩ Ｄ Ｅ （Ｓｅｌｆ−ａｌｉｇ
ｎｅｄ ５ｉｌｉｃｉｄｅ）技術は、拡散層やゲート電
極の上に金属シリサイド膜を自己整合的に形成してこれ
らの拡散層やゲート電極のシート抵抗の低減を図る技術
である。
ｎｅｄ ５ｉｌｉｃｉｄｅ）技術は、拡散層やゲート電
極の上に金属シリサイド膜を自己整合的に形成してこれ
らの拡散層やゲート電極のシート抵抗の低減を図る技術
である。
従来、この５ＡＬＩＣＩＤＥを用いたＭＯ３ＬＳＩは、
例えば第３図Ａ〜第３図已に示すような方法により製造
されていた。すなわち、第３図Ａに示すように、まず例
えばｐ型シリコン（Ｓｉ ）基板のような半導体基板１
０１の表面にフィールド絶縁膜１０２を選択的に形成し
て素子間分離を行った後、このフィールド絶縁膜１０２
で囲まれた活性領域の表面にゲート絶縁膜１０３を形成
する。
例えば第３図Ａ〜第３図已に示すような方法により製造
されていた。すなわち、第３図Ａに示すように、まず例
えばｐ型シリコン（Ｓｉ ）基板のような半導体基板１
０１の表面にフィールド絶縁膜１０２を選択的に形成し
て素子間分離を行った後、このフィールド絶縁膜１０２
で囲まれた活性領域の表面にゲート絶縁膜１０３を形成
する。
次に、全面に例えば不純物をドープした多結晶Ｓｉ膜を
形成した後、これらの多結晶Ｓｉ膜及びゲート絶縁膜１
０３をエツチングにより所定形状にパターンニングする
。これによって、ゲート電極１０４が形成される。この
後、このゲート電極１０４をマスクとして半導体基板１
０１中にｎ型不純物を低濃度にイオン注入することによ
り、例えばｎ型のソース領域１０５及びドレイン領域１
０６をゲート電極１０４に対して自己整合的に形成する
。
形成した後、これらの多結晶Ｓｉ膜及びゲート絶縁膜１
０３をエツチングにより所定形状にパターンニングする
。これによって、ゲート電極１０４が形成される。この
後、このゲート電極１０４をマスクとして半導体基板１
０１中にｎ型不純物を低濃度にイオン注入することによ
り、例えばｎ型のソース領域１０５及びドレイン領域１
０６をゲート電極１０４に対して自己整合的に形成する
。
次に、例えばＣＶＤ法により全面に例えば５ｉＯｚ膜の
ような絶縁膜を形成した後、例えば反応性イオンエツチ
ング（ＲＩＥ）法によりこの絶縁膜を基板表面と垂直方
向に異方性エツチングして、第３図Ｂに示すように、絶
縁物から成る側壁（サイドウオールスペーサ）１０７を
形成する。
ような絶縁膜を形成した後、例えば反応性イオンエツチ
ング（ＲＩＥ）法によりこの絶縁膜を基板表面と垂直方
向に異方性エツチングして、第３図Ｂに示すように、絶
縁物から成る側壁（サイドウオールスペーサ）１０７を
形成する。
次に第３図Ｃに示すように、全面に例えばチタン（Ｔｌ
）膜１０８を形成する。
）膜１０８を形成する。
次に、例えばｓ ｏ ｏ ’ｃ程度の温度でアニールを
行うことにより、Ｔｉ膜１０８とこのＴｉ膜１０８が直
接接しているゲート電極１０４、ソース領域１０５及び
ドレイン領域１０６とを反応させる。これによって、こ
れらのゲート電極１０４、ソース領域１０５及びドレイ
ン領域１０６の上のＴｉ膜１０８がシリサイド化される
。この結果、第３図りに示すように、ゲート電極１０４
、ソース領域１０５及びドレイン領域１０６の上にそれ
ぞれチタンシリサイド（ＴｉＳｉｚ ）膜１０９ａ、１
０９ｂ、１０９Ｃが形成される。
行うことにより、Ｔｉ膜１０８とこのＴｉ膜１０８が直
接接しているゲート電極１０４、ソース領域１０５及び
ドレイン領域１０６とを反応させる。これによって、こ
れらのゲート電極１０４、ソース領域１０５及びドレイ
ン領域１０６の上のＴｉ膜１０８がシリサイド化される
。この結果、第３図りに示すように、ゲート電極１０４
、ソース領域１０５及びドレイン領域１０６の上にそれ
ぞれチタンシリサイド（ＴｉＳｉｚ ）膜１０９ａ、１
０９ｂ、１０９Ｃが形成される。
この後、未反応のＴｉ膜１０８をエツチング除去して第
３図Ｅに示す状態とする。
３図Ｅに示す状態とする。
上述の従来のＭＯ３ＬＳＩの製造方法においては、絶縁
物から成る側壁１０７をゲート電極１０４の両側面に形
成することにより、ＴｉＳｉ２膜によるゲート電極１０
４とソース領域１０５及びドレイン領域１０６との短絡
を防止している。しかし、この側壁１０７を形成するた
めには、上述のように絶縁膜の形成及びこの絶縁膜のエ
ツチングの二つの工程が必要であり、ＬＳＩの製造工程
が複雑であった。
物から成る側壁１０７をゲート電極１０４の両側面に形
成することにより、ＴｉＳｉ２膜によるゲート電極１０
４とソース領域１０５及びドレイン領域１０６との短絡
を防止している。しかし、この側壁１０７を形成するた
めには、上述のように絶縁膜の形成及びこの絶縁膜のエ
ツチングの二つの工程が必要であり、ＬＳＩの製造工程
が複雑であった。
従って本発明の目的は、ゲート電極等の凸部の側面に絶
縁物から成る側壁を形成することなく、この凸部及びそ
の両側における半導体基板の上に金属シリサイド膜を互
いに分離して自己整合的に形成することができる半導体
装置の製造方法を提供することにある。
縁物から成る側壁を形成することなく、この凸部及びそ
の両側における半導体基板の上に金属シリサイド膜を互
いに分離して自己整合的に形成することができる半導体
装置の製造方法を提供することにある。
上記課題を解決するため、本発明は、半導体基板（１）
に逆テーパー状の凸部（４）を形成する工程と、凸部（
４）を含む半導体基板（１）の全面に金属膜（７）を形
成する工程と、半導体基板（１）の表面に対してほぼ垂
直な方向から半導体基板（１）にエネルギービーム（Ｂ
）を照射することにより金属膜（７）をシリサイド化す
る工程とを有する。
に逆テーパー状の凸部（４）を形成する工程と、凸部（
４）を含む半導体基板（１）の全面に金属膜（７）を形
成する工程と、半導体基板（１）の表面に対してほぼ垂
直な方向から半導体基板（１）にエネルギービーム（Ｂ
）を照射することにより金属膜（７）をシリサイド化す
る工程とを有する。
上記凸部（４）は、半導体基板（１）上に形成されたゲ
ート電極や、半導体基板（１）を選択エツチングするこ
とにより形成されたものであってよい。
ート電極や、半導体基板（１）を選択エツチングするこ
とにより形成されたものであってよい。
上記エネルギービームとしては、レーザービーム、電子
ビーム、イオンビーム等を用いることができる。
ビーム、イオンビーム等を用いることができる。
上記した手段によれば、凸部（４）が逆テーパー状とな
っているので、エネルギービーム（Ｂ）の照射方向から
見てこの凸部（４）の上面の影となる部分の金属膜（７
）にはこのエネルギービーム（Ｂ）が照射されない。こ
のエネルギービーム（Ｂ）が照射されない部分の金属膜
（７）はシリサイド化されず、従ってこの部分には金属
シリサイド膜は形成されない。これによって、凸部（４
）の側面に絶縁物から成る側壁を形成することなく、こ
の凸部（４）及びその両側における半導体装置（１）の
上に金属シリサイド膜（８ａ、８ｂ、８Ｃ）を互いに分
離して自己整合的に形成することができる。
っているので、エネルギービーム（Ｂ）の照射方向から
見てこの凸部（４）の上面の影となる部分の金属膜（７
）にはこのエネルギービーム（Ｂ）が照射されない。こ
のエネルギービーム（Ｂ）が照射されない部分の金属膜
（７）はシリサイド化されず、従ってこの部分には金属
シリサイド膜は形成されない。これによって、凸部（４
）の側面に絶縁物から成る側壁を形成することなく、こ
の凸部（４）及びその両側における半導体装置（１）の
上に金属シリサイド膜（８ａ、８ｂ、８Ｃ）を互いに分
離して自己整合的に形成することができる。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、５ＡＬＩＣＩＤＥを用いたＭＯ
３ＬＳＩの製造に本発明を適用した実施例である。
明する。この実施例は、５ＡＬＩＣＩＤＥを用いたＭＯ
３ＬＳＩの製造に本発明を適用した実施例である。
第１図Ａ〜第１図Ｅは、本発明の一実施例によるＭＯ３
ＬＳＩの製造方法を工程順に示す。
ＬＳＩの製造方法を工程順に示す。
本実施例においては、第１図Ａに示すように、まず例え
ばｐ型Ｓｔ基板のような半導体基板１の表面に例えばＳ
ｉＯ□膜のようなフィールド絶縁膜２を例えば熱酸化に
より選択的に形成して素子間分離を行った後、このフィ
ールド絶縁膜２で囲まれた活性領域の表面に例えば熱酸
化により例えばＳｔＯ□膜のようなゲート絶縁膜３を形
成する。次に、例えばＣＶＤ法により全面に例えば不純
物をドープした多結晶Ｓｉ膜を形成した後、これらの多
結晶Ｓｉ膜及びゲート絶縁膜３をエツチングにより所定
形状にパターンニングする。これによって、ゲート電極
４が形成される。この際、エツチングのマスクとして用
いるレジストの断面形状やエツチング条件を選択して、
ゲート電極４の断面形状が逆テーパー状となるようにす
る。この後、このゲート電極４をマスクとして半導体基
板１中に例えばヒ素（Ａｓ）やリン（Ｐ）のようなｎ型
不純物を低濃度にイオン注入する。これによって、例え
ばｎ型のソース領域５及びドレイン領域６がゲート電極
４に対して自己整合的に形成される。これらのゲート電
極４、ソース領域５及びドレイン領域６により、ｎチャ
ネルＭＯＳ Ｆ ＥＴが構成される。
ばｐ型Ｓｔ基板のような半導体基板１の表面に例えばＳ
ｉＯ□膜のようなフィールド絶縁膜２を例えば熱酸化に
より選択的に形成して素子間分離を行った後、このフィ
ールド絶縁膜２で囲まれた活性領域の表面に例えば熱酸
化により例えばＳｔＯ□膜のようなゲート絶縁膜３を形
成する。次に、例えばＣＶＤ法により全面に例えば不純
物をドープした多結晶Ｓｉ膜を形成した後、これらの多
結晶Ｓｉ膜及びゲート絶縁膜３をエツチングにより所定
形状にパターンニングする。これによって、ゲート電極
４が形成される。この際、エツチングのマスクとして用
いるレジストの断面形状やエツチング条件を選択して、
ゲート電極４の断面形状が逆テーパー状となるようにす
る。この後、このゲート電極４をマスクとして半導体基
板１中に例えばヒ素（Ａｓ）やリン（Ｐ）のようなｎ型
不純物を低濃度にイオン注入する。これによって、例え
ばｎ型のソース領域５及びドレイン領域６がゲート電極
４に対して自己整合的に形成される。これらのゲート電
極４、ソース領域５及びドレイン領域６により、ｎチャ
ネルＭＯＳ Ｆ ＥＴが構成される。
次に第１図Ｂに示すように、例えば蒸着により全面にＴ
ｉ１コバルト（ｃｏ）、ニッケル（Ｎｉ ）等の金属膜
７を形成する。この場合、ゲート電極４の両側面に金属
膜７が形成されるのを防止するため、この蒸着は基板表
面に対して垂直な方向から行うのが好ましい。上述のよ
うにゲート電極４は逆テーパー状となっているので、こ
のように基板表面に対して垂直な方向から蒸着を行った
場合には、このゲート電極４の側面は蒸着方向で見てこ
のゲート電極４の上面の影となり、従ってこのゲート電
極４の側面には金属膜７は形成されない。次に、この状
態において所定の照射エネルギー密度で例えばレーザー
ビームＢを基板表面と垂直な方向から全面に照射する。
ｉ１コバルト（ｃｏ）、ニッケル（Ｎｉ ）等の金属膜
７を形成する。この場合、ゲート電極４の両側面に金属
膜７が形成されるのを防止するため、この蒸着は基板表
面に対して垂直な方向から行うのが好ましい。上述のよ
うにゲート電極４は逆テーパー状となっているので、こ
のように基板表面に対して垂直な方向から蒸着を行った
場合には、このゲート電極４の側面は蒸着方向で見てこ
のゲート電極４の上面の影となり、従ってこのゲート電
極４の側面には金属膜７は形成されない。次に、この状
態において所定の照射エネルギー密度で例えばレーザー
ビームＢを基板表面と垂直な方向から全面に照射する。
このレーザービームＢとしては、例えばＸｅＣｌエキシ
マ−レーザーによるパルスレーザ−ビーム（波長３０８
ｎｍ）を用いることができる。このレーザービームＢ
の照射によって、金属膜７やゲート電極４、ソース領域
５及びドレイン領域６の表面層が局所的に高温に加熱さ
れる。
マ−レーザーによるパルスレーザ−ビーム（波長３０８
ｎｍ）を用いることができる。このレーザービームＢ
の照射によって、金属膜７やゲート電極４、ソース領域
５及びドレイン領域６の表面層が局所的に高温に加熱さ
れる。
これによって、金属膜７とこの金属膜７が直接接してい
るゲート電極４、ソース領域５及びドレイン領域６とが
反応して、これらのゲート電極４、ソース領域５及びド
レイン領域６の上の金属膜７がシリサイド化される。こ
の場合、ゲート電極４が逆テーパー状となっているので
、レーザービームＢの照射方向から見てこのゲート電極
４の上面の影となる部分、すなわちこのゲート電極４の
最下部の近傍の部分の金属膜７はシリサイド化されない
。この結果、第１図Ｃに示すように、ゲート電極４、ソ
ース領域５及びドレイン領域６の上にのみ例えばＴｔＳ
ｉ２膜のような金属シリサイド膜８ａ、８ｂ、８ｃが互
いに分離して自己整合的に形成される。これらの金属シ
リサイド膜８ａ、８ｂ、８ｃにより、ゲート電極４、ソ
ース領域６及びドレイン領域７のシート抵抗の低減を図
ることができる。特に、金属シリサイドの中でも最も抵
抗の低いＴｉ５ｉｚの膜を上述の金属シリサイド膜８ａ
。
るゲート電極４、ソース領域５及びドレイン領域６とが
反応して、これらのゲート電極４、ソース領域５及びド
レイン領域６の上の金属膜７がシリサイド化される。こ
の場合、ゲート電極４が逆テーパー状となっているので
、レーザービームＢの照射方向から見てこのゲート電極
４の上面の影となる部分、すなわちこのゲート電極４の
最下部の近傍の部分の金属膜７はシリサイド化されない
。この結果、第１図Ｃに示すように、ゲート電極４、ソ
ース領域５及びドレイン領域６の上にのみ例えばＴｔＳ
ｉ２膜のような金属シリサイド膜８ａ、８ｂ、８ｃが互
いに分離して自己整合的に形成される。これらの金属シ
リサイド膜８ａ、８ｂ、８ｃにより、ゲート電極４、ソ
ース領域６及びドレイン領域７のシート抵抗の低減を図
ることができる。特に、金属シリサイドの中でも最も抵
抗の低いＴｉ５ｉｚの膜を上述の金属シリサイド膜８ａ
。
８ｂ、８ｃとして用いた場合には、シート抵抗の低減の
効果は大きい。これによって、上述のようにソース領域
６及びドレイン領域７を低不純物濃度としてもＦＥＴの
動作速度の低下が生じない。
効果は大きい。これによって、上述のようにソース領域
６及びドレイン領域７を低不純物濃度としてもＦＥＴの
動作速度の低下が生じない。
次に、未反応の金属膜７をエツチング除去して第１図り
に示す状態とする。
に示す状態とする。
次に第１図已に示すように、例えばＣＶＤ法により全面
に例えばリンシリケートガラス（ＰＳＧ）膜やＳｉＯ□
膜のような眉間絶縁膜９を形成した後、この眉間絶縁膜
９の所定部分をエッチング除去してコンタクトホール９
ａ、９ｂ、９Ｃを形成する。次に、例えばスパッタや蒸
着により例えばＡｔ膜を全面に形成した後、このＡｔ膜
をエツチングにより所定形状にパターンニングしてそれ
ぞれゲート、ソース及びドレイン用の配線１０．１１．
１２を形成し、これによって目的とするＭＯ３ＬＳｌを
完成させる。
に例えばリンシリケートガラス（ＰＳＧ）膜やＳｉＯ□
膜のような眉間絶縁膜９を形成した後、この眉間絶縁膜
９の所定部分をエッチング除去してコンタクトホール９
ａ、９ｂ、９Ｃを形成する。次に、例えばスパッタや蒸
着により例えばＡｔ膜を全面に形成した後、このＡｔ膜
をエツチングにより所定形状にパターンニングしてそれ
ぞれゲート、ソース及びドレイン用の配線１０．１１．
１２を形成し、これによって目的とするＭＯ３ＬＳｌを
完成させる。
以上のように、この実施例によれば、逆テーパー状のゲ
ート電極４を形成した後、全面に金属膜７を形成し、そ
の後レーザービームＢを基板表面に対して垂直な方向か
ら照射することによりこの金属膜７のシリサイド化を行
っているので、ゲート電極４、ソース領域５及びドレイ
ン領域６の上に金属シリサイド膜８ａ、８ｂ、８ｃを互
いに分離して自己整合的に形成することができる。これ
によって、金属シリサイド膜によるゲート電極４とソー
ス領域５及びドレイン領域６との短絡を防止することが
できる。しかもこの場合、従来のようにゲート電極４の
側面に絶縁物から成る側壁を形成する必要がないので、
この側壁の形成のために必要な絶縁膜の形成及びその後
のエツチングの二つの工程が不要となり、従ってＭＯ３
ＬＳＩの製造工程を簡略化することができる。これによ
って、ＭＯ３ＬＳＩの製造コストの低減を図ることがで
きる。
ート電極４を形成した後、全面に金属膜７を形成し、そ
の後レーザービームＢを基板表面に対して垂直な方向か
ら照射することによりこの金属膜７のシリサイド化を行
っているので、ゲート電極４、ソース領域５及びドレイ
ン領域６の上に金属シリサイド膜８ａ、８ｂ、８ｃを互
いに分離して自己整合的に形成することができる。これ
によって、金属シリサイド膜によるゲート電極４とソー
ス領域５及びドレイン領域６との短絡を防止することが
できる。しかもこの場合、従来のようにゲート電極４の
側面に絶縁物から成る側壁を形成する必要がないので、
この側壁の形成のために必要な絶縁膜の形成及びその後
のエツチングの二つの工程が不要となり、従ってＭＯ３
ＬＳＩの製造工程を簡略化することができる。これによ
って、ＭＯ３ＬＳＩの製造コストの低減を図ることがで
きる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づ（各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づ（各種の変形が可能である。
例えば、上述の実施例においては、レーザービームＢを
全面に照射しているが、ゲート電極４、ソース領域５及
びドレイン領域６の部分に選択的にレーザービームＢを
照射してもよい。また、上述の実施例においては、ソー
ス領域５及びドレイン領域６を低不純物濃度としている
が、必ずしもこのように低不純物濃度とする必要はなく
、必要に応じて不純物濃度をより高くしてもよい。さら
に、上述の実施例においては、ソース領域５及びドレイ
ン領域６を形成するためのイオン注入を基板表面に対し
て垂直な方向から行っているため、これらのソース領域
５及びドレイン領域６はゲート電極４に対してわずかに
オフセットしているが、これは上述のイオン注入を基板
表面に対して斜めの方向から行うことにより防止するこ
とが可能である。
全面に照射しているが、ゲート電極４、ソース領域５及
びドレイン領域６の部分に選択的にレーザービームＢを
照射してもよい。また、上述の実施例においては、ソー
ス領域５及びドレイン領域６を低不純物濃度としている
が、必ずしもこのように低不純物濃度とする必要はなく
、必要に応じて不純物濃度をより高くしてもよい。さら
に、上述の実施例においては、ソース領域５及びドレイ
ン領域６を形成するためのイオン注入を基板表面に対し
て垂直な方向から行っているため、これらのソース領域
５及びドレイン領域６はゲート電極４に対してわずかに
オフセットしているが、これは上述のイオン注入を基板
表面に対して斜めの方向から行うことにより防止するこ
とが可能である。
また、上述の実施例においては、本発明をＭＯ３ＬＳＴ
に適用した場合について説明したが、本発明は、例えば
バイポーラＬＳＩやバイポーラＣＭＯ３ＬＳＩのような
ＭＯ３ＬＳＩ以外の半導体集積回路装置、さらにはその
他の半導体装置の製造に適用することが可能である。
に適用した場合について説明したが、本発明は、例えば
バイポーラＬＳＩやバイポーラＣＭＯ３ＬＳＩのような
ＭＯ３ＬＳＩ以外の半導体集積回路装置、さらにはその
他の半導体装置の製造に適用することが可能である。
第２図は、パーミアブルベーストランジスタ（ＰＢＴ）
の製造に本発明を適用した例を示す。
の製造に本発明を適用した例を示す。
第２図に示すように、このパーミアブルベーストランジ
スタにおいては、例えばｎ型Ｓｉ基板のような半導体基
板２１に逆テーパー状の凸部２１ａが形成されている。
スタにおいては、例えばｎ型Ｓｉ基板のような半導体基
板２１に逆テーパー状の凸部２１ａが形成されている。
符号２２は例えばｎ゛型の半導体領域から成るカソード
領域を示す。凸部２１ａ及びその両側における半導体基
板２１の部分（グリッド領域）の上にはそれぞれ例えば
ＮｔＳｉｚ膜のような金属シリサイド膜２３ａ、２３ｂ
が形成されている。ここで、この金属シリサイド膜２３
ａはカソード領域２２とオーミックコンタクトしている
。また、金属シリサイド膜２３ｂはグリッドを形成し、
半導体基板２１とショットキー接合を形成している。符
号２４は眉間絶縁膜を示し、この眉間絶縁膜２４に形成
されたコンタクトホール２４ａ、２４ｂを通じてそれぞ
れ例えばＡＩから成るカソード電極２５及びグリッド電
極２６が形成されている。一方、半導体基板２１の裏面
には、例えばｎ′″型の半導体領域から成るアノード領
域２７、例えばＴｉＳｉ、 ［９のような金属シリサイ
ド膜２８及び例えばＡＩから成るアノード電極２９が形
成されている。
領域を示す。凸部２１ａ及びその両側における半導体基
板２１の部分（グリッド領域）の上にはそれぞれ例えば
ＮｔＳｉｚ膜のような金属シリサイド膜２３ａ、２３ｂ
が形成されている。ここで、この金属シリサイド膜２３
ａはカソード領域２２とオーミックコンタクトしている
。また、金属シリサイド膜２３ｂはグリッドを形成し、
半導体基板２１とショットキー接合を形成している。符
号２４は眉間絶縁膜を示し、この眉間絶縁膜２４に形成
されたコンタクトホール２４ａ、２４ｂを通じてそれぞ
れ例えばＡＩから成るカソード電極２５及びグリッド電
極２６が形成されている。一方、半導体基板２１の裏面
には、例えばｎ′″型の半導体領域から成るアノード領
域２７、例えばＴｉＳｉ、 ［９のような金属シリサイ
ド膜２８及び例えばＡＩから成るアノード電極２９が形
成されている。
この例においては、凸部２１ａが逆テーパー状となって
いることにより、この凸部２１ａ及びその両側における
半導体基板２１の上に金属シリサイド膜２３ａ、２３ｂ
を互いに分離して自己整合的に形成することができ、こ
れによって金属シリサイド膜によるグリッド・カソード
間の短絡を防止することができる。
いることにより、この凸部２１ａ及びその両側における
半導体基板２１の上に金属シリサイド膜２３ａ、２３ｂ
を互いに分離して自己整合的に形成することができ、こ
れによって金属シリサイド膜によるグリッド・カソード
間の短絡を防止することができる。
イン領域、 ７：金属膜、 ８ａ、８ｂ、８Ｃ：金属シ
リサイド膜、 Ｂ；レーザービーム。
リサイド膜、 Ｂ；レーザービーム。
〔発明の効果〕
以上述べたように、本発明によれば、エネルギービーム
の照射方向から見て凸部の上面の影となる部分の金属膜
はシリサイド化されないので、凸部の側面に絶縁物から
成る側壁を形成することな（、この凸部及びその両側に
おける半導体基板の上に金属シリサイド膜を互いに分離
して自己整合的に形成することができる。
の照射方向から見て凸部の上面の影となる部分の金属膜
はシリサイド化されないので、凸部の側面に絶縁物から
成る側壁を形成することな（、この凸部及びその両側に
おける半導体基板の上に金属シリサイド膜を互いに分離
して自己整合的に形成することができる。
第１図Ａ〜第１図Ｅは本発明の一実施例によるＭＯ３Ｌ
ＳＩの製造方法を工程順に示す断面図、第２図は本発明
の変形例を示す断面図、第３図Ａ〜第３図Ｅは従来のＭ
Ｏ３ＬＳＩの製造方法を示す断面図である。
ＳＩの製造方法を工程順に示す断面図、第２図は本発明
の変形例を示す断面図、第３図Ａ〜第３図Ｅは従来のＭ
Ｏ３ＬＳＩの製造方法を示す断面図である。
Claims (1)
- 【特許請求の範囲】 半導体基板に逆テーパー状の凸部を形成する工程と、 上記凸部を含む上記半導体基板の全面に金属膜を形成す
る工程と、 上記半導体基板の表面に対してほぼ垂直な方向から上記
半導体基板にエネルギービームを照射することにより上
記金属膜をシリサイド化する工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21609988A JPH0265128A (ja) | 1988-08-30 | 1988-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21609988A JPH0265128A (ja) | 1988-08-30 | 1988-08-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265128A true JPH0265128A (ja) | 1990-03-05 |
Family
ID=16683230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21609988A Pending JPH0265128A (ja) | 1988-08-30 | 1988-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265128A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766988A (en) * | 1994-05-12 | 1998-06-16 | Lg Semicon Co., Ltd. | Fabricating method for a thin film transistor with a negatively sloped gate |
| US9659775B2 (en) | 2015-02-25 | 2017-05-23 | Fuji Electric Co., Ltd. | Method for doping impurities, method for manufacturing semiconductor device |
-
1988
- 1988-08-30 JP JP21609988A patent/JPH0265128A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766988A (en) * | 1994-05-12 | 1998-06-16 | Lg Semicon Co., Ltd. | Fabricating method for a thin film transistor with a negatively sloped gate |
| US9659775B2 (en) | 2015-02-25 | 2017-05-23 | Fuji Electric Co., Ltd. | Method for doping impurities, method for manufacturing semiconductor device |
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