JPH0471236A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0471236A JPH0471236A JP18348190A JP18348190A JPH0471236A JP H0471236 A JPH0471236 A JP H0471236A JP 18348190 A JP18348190 A JP 18348190A JP 18348190 A JP18348190 A JP 18348190A JP H0471236 A JPH0471236 A JP H0471236A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＯ８型半
導体装置のソース・ドレイン拡散層及びその引き出し配
線の製造方法に関する。
導体装置のソース・ドレイン拡散層及びその引き出し配
線の製造方法に関する。
従来のＭＯ８型半導体装置のソース・ドレイン拡散層及
び上部金属緯線との接続形成方法について図面を参照し
て説明する。
び上部金属緯線との接続形成方法について図面を参照し
て説明する。
第５図（ａ）〜（ｅ）は従来の半導体装置の製造方法を
工程順に示した断面図である。第６図は第５図に示した
製造方法によって製造された半導体装置の平面図、第５
図（ｅ）は第６図のＤ−Ｄ′線断面図である。
工程順に示した断面図である。第６図は第５図に示した
製造方法によって製造された半導体装置の平面図、第５
図（ｅ）は第６図のＤ−Ｄ′線断面図である。
以下に工程順に説明する。
第５図（ａ）に示すように、半導体基板１上にフィール
ド酸化膜２、ゲート酸化膜３を形成した後、約２０００
人の厚さの多結晶シリコンを成長し、次に約１０００人
の厚さの第１の酸化膜５を成長させ、所定のパターンに
多結晶シリコン及び第１の酸化膜５を同時にパターニン
グし、ゲート電極４を形成する１次にそのゲートｔ［＋
４をマスクとして半導体基板と逆導電型の第１の不純物
（Ｐ型基板の場合は、例えばリン）をイオン注入し、１
０１０１８ａ’〜１０１９ＣＸＩ−’程度の低濃度拡散
層６を形成する。
ド酸化膜２、ゲート酸化膜３を形成した後、約２０００
人の厚さの多結晶シリコンを成長し、次に約１０００人
の厚さの第１の酸化膜５を成長させ、所定のパターンに
多結晶シリコン及び第１の酸化膜５を同時にパターニン
グし、ゲート電極４を形成する１次にそのゲートｔ［＋
４をマスクとして半導体基板と逆導電型の第１の不純物
（Ｐ型基板の場合は、例えばリン）をイオン注入し、１
０１０１８ａ’〜１０１９ＣＸＩ−’程度の低濃度拡散
層６を形成する。
第５図（ｂ）に示すように、半導体基板上にＣＶＤ法に
より第２の酸化膜７を２０００人〜３０００人成長させ
る。
より第２の酸化膜７を２０００人〜３０００人成長させ
る。
第５図（Ｃ）に示すように、前記第２の酸化ＷＡ７を異
方性エツチングによってエッチバックし、半導体基板表
面を露出させると同時にゲート電極４の側壁部にのみ第
２の酸化膜７を残す０次にゲート＄４１！４及び第２の
酸化ＷＡ７をマスクとして、半導体基板と逆導電型の第
２の不純物（Ｐ型基板の場合は例えばヒ素）をイオン注
入し、１０２０〜１１０２１ａ″−３程度の高濃度拡散
１８を形成する。
方性エツチングによってエッチバックし、半導体基板表
面を露出させると同時にゲート電極４の側壁部にのみ第
２の酸化膜７を残す０次にゲート＄４１！４及び第２の
酸化ＷＡ７をマスクとして、半導体基板と逆導電型の第
２の不純物（Ｐ型基板の場合は例えばヒ素）をイオン注
入し、１０２０〜１１０２１ａ″−３程度の高濃度拡散
１８を形成する。
次に半導体基板表面上に約１０００人のチタン層１６を
形成する。
形成する。
第５図（ｄ）に示すように熱処理を施して露出した半導
体基板表面にチタンシリサイド層１７を形成する。未反
応チタンは過酸化水素水でエツチング除去する。
体基板表面にチタンシリサイド層１７を形成する。未反
応チタンは過酸化水素水でエツチング除去する。
第５図ｆｅ）に示すように、層間絶縁［３を形成した後
、前記チタンシリサイド１７上にコンタクト孔を開孔す
る１次にタングステン又はタングステンのシリサイド１
４を埋め込んだ後、その上部に金属配線１５を形成し、
チタンシリサイド層１７と金属配線１５との電気的接続
を行なう。
、前記チタンシリサイド１７上にコンタクト孔を開孔す
る１次にタングステン又はタングステンのシリサイド１
４を埋め込んだ後、その上部に金属配線１５を形成し、
チタンシリサイド層１７と金属配線１５との電気的接続
を行なう。
第５図（１Ｂ）は従来の製造方法により製造した場合の
最終工程断面図である。
最終工程断面図である。
この従来の製造方法では、コンタクト孔は必ず高濃度拡
り層上に形成されたチタンシリサイド層上に開孔する必
要かある。このなめ、拡散層の面積はコンタクト孔の大
きさと、コンタクト孔端とゲート電極端及びフィールド
幅（拡散層＃Ａ）との位置合せマージンを含んだ大きさ
となってしまう。
り層上に形成されたチタンシリサイド層上に開孔する必
要かある。このなめ、拡散層の面積はコンタクト孔の大
きさと、コンタクト孔端とゲート電極端及びフィールド
幅（拡散層＃Ａ）との位置合せマージンを含んだ大きさ
となってしまう。
このため、半導体基板と拡散層との接合容量が大きくな
るという不具合がある。この接合容量は、トランジスタ
の電流駆動能力向上のなめ短ゲート長を実現する場合、
ソース・ドレイン間のパンチスルー防止のために半導体
基板の不純物濃度を高くすると大きくなる。
るという不具合がある。この接合容量は、トランジスタ
の電流駆動能力向上のなめ短ゲート長を実現する場合、
ソース・ドレイン間のパンチスルー防止のために半導体
基板の不純物濃度を高くすると大きくなる。
従って、ＭＯＳトランジスタのゲート長を小さくしても
高速動作する集積回路装置が製造できないという不具合
がある。さらに、コンタクト孔を高濃度拡散層上のチタ
ンシリサイド上に形成するため、上に述べた面積が必要
であり、高密度なＭＯＳトランジスタの配置ができない
という不具合がある。
高速動作する集積回路装置が製造できないという不具合
がある。さらに、コンタクト孔を高濃度拡散層上のチタ
ンシリサイド上に形成するため、上に述べた面積が必要
であり、高密度なＭＯＳトランジスタの配置ができない
という不具合がある。
本発明の目的は半導体基板とドレイン拡散層との接合容
量を著しく低減し、集積回路装置の高速動作を可能にす
る半導体装置の製造方法を提供することにある。
量を著しく低減し、集積回路装置の高速動作を可能にす
る半導体装置の製造方法を提供することにある。
前記目的を達成するため、本発明に係る半導体装置の製
造方法においては、ゲート酸化膜形成工程と、ゲート電
極及び酸化膜形成工程と、低濃度不純物拡散層形成工程
と、基板表面露出工程と、高濃度拡散層形成工程と、不
純物拡散工程と、パターニング工程と、成長工程と、配
線工程とを有する半導体装置の製造方法であって、 ゲート酸化膜形成工程は、一導電型を有する半導体基板
上にフィールド領域及び活性領域を形成し、活性領域上
にゲート酸化膜を形成するものであり、 ゲート電極及び酸化膜形成工程は、ゲート酸化膜上に所
定のパターンでゲート電極及びゲート電極と同一パター
ンの第１の酸化膜を形成するものであり、 低濃度不純物拡散層形成工程は、半導体基板と逆導電型
の第１の不純物を前記ゲート電極をマスクとして、自己
整合的に半導体基板中にイオン注入し、低濃度の不純物
拡散層を形成するものであり、 基板表面露出工程は、第２の酸化膜を半導体基板上に成
長させ、異方性エツチングによって、前記ゲート電ｔｆ
ｉ側壁部にのみ第２の酸化膜を残すと同時に、ゲート電
極及びフィールド領域以外の半導体基板表面を露出させ
るものであり、高濃度不純物拡散層形成工程は、半導体
基板と逆導電型の第２の不純物を前記ゲート電極及び側
壁部の第２の酸化膜をマスクとして、自己整合的に半導
体基板中にイオン注入し、高濃度の不純物拡散層を形成
するものであり、 不純物拡散工程は、薄い多結晶シリコン層を成長させた
後、熱処理を施し、高濃度拡散層と接続する前記多結晶
シリコン層中に高濃度換算層から第２の不純物を拡散さ
せるものであり、パターニング工程は、所定の形状に前
記多結晶層シリコン層をパターニングするものであり、
成長工程は、所定の形状にパターニングされた多結晶シ
リコン層上、及び前記多結晶シリコン層が除去されて露
出した高濃度拡散層上にＣＶＤ法により高融点金属を選
択的に成長させるものであり、 配線工程は、層間絶縁膜を成長させ、前記高融点金属上
の層間絶縁膜にコンタクト孔を開孔し、上部金属配線と
電気的接続を行なうものである。
造方法においては、ゲート酸化膜形成工程と、ゲート電
極及び酸化膜形成工程と、低濃度不純物拡散層形成工程
と、基板表面露出工程と、高濃度拡散層形成工程と、不
純物拡散工程と、パターニング工程と、成長工程と、配
線工程とを有する半導体装置の製造方法であって、 ゲート酸化膜形成工程は、一導電型を有する半導体基板
上にフィールド領域及び活性領域を形成し、活性領域上
にゲート酸化膜を形成するものであり、 ゲート電極及び酸化膜形成工程は、ゲート酸化膜上に所
定のパターンでゲート電極及びゲート電極と同一パター
ンの第１の酸化膜を形成するものであり、 低濃度不純物拡散層形成工程は、半導体基板と逆導電型
の第１の不純物を前記ゲート電極をマスクとして、自己
整合的に半導体基板中にイオン注入し、低濃度の不純物
拡散層を形成するものであり、 基板表面露出工程は、第２の酸化膜を半導体基板上に成
長させ、異方性エツチングによって、前記ゲート電ｔｆ
ｉ側壁部にのみ第２の酸化膜を残すと同時に、ゲート電
極及びフィールド領域以外の半導体基板表面を露出させ
るものであり、高濃度不純物拡散層形成工程は、半導体
基板と逆導電型の第２の不純物を前記ゲート電極及び側
壁部の第２の酸化膜をマスクとして、自己整合的に半導
体基板中にイオン注入し、高濃度の不純物拡散層を形成
するものであり、 不純物拡散工程は、薄い多結晶シリコン層を成長させた
後、熱処理を施し、高濃度拡散層と接続する前記多結晶
シリコン層中に高濃度換算層から第２の不純物を拡散さ
せるものであり、パターニング工程は、所定の形状に前
記多結晶層シリコン層をパターニングするものであり、
成長工程は、所定の形状にパターニングされた多結晶シ
リコン層上、及び前記多結晶シリコン層が除去されて露
出した高濃度拡散層上にＣＶＤ法により高融点金属を選
択的に成長させるものであり、 配線工程は、層間絶縁膜を成長させ、前記高融点金属上
の層間絶縁膜にコンタクト孔を開孔し、上部金属配線と
電気的接続を行なうものである。
また、本発明においてはドーピング工程を含むものであ
り、 該ドーピング工程は、第２の酸化膜を異方性エツチング
によりエツチングし、半導体基板表面を露出させた後、
薄い多結晶シリコン層を成長させ、次に半導体基板と逆
導電型の第２の不純物を前記多結晶シリコンを通してイ
オン注入し、高濃度拡散層を形成すると同時に、多結晶
シリコン中に第２の不純物をドーピングするものである
。
り、 該ドーピング工程は、第２の酸化膜を異方性エツチング
によりエツチングし、半導体基板表面を露出させた後、
薄い多結晶シリコン層を成長させ、次に半導体基板と逆
導電型の第２の不純物を前記多結晶シリコンを通してイ
オン注入し、高濃度拡散層を形成すると同時に、多結晶
シリコン中に第２の不純物をドーピングするものである
。
ＭＯＳトランジスタのソース・ドレインに対して開孔す
るコンタクト孔を、ソース・トレインからフィールド酸
化膜上に引出した高融点金属に対して開孔する。これに
より、ソース・ドレイン拡散層の面積を可及的に極小に
抑えることが可能となる。
るコンタクト孔を、ソース・トレインからフィールド酸
化膜上に引出した高融点金属に対して開孔する。これに
より、ソース・ドレイン拡散層の面積を可及的に極小に
抑えることが可能となる。
次に本発明について図面を参照して説明する。
（実施例１）
第１図（ａ）〜（ｆ）は本発明の半導体装置の製造方法
を工程順に示した断面図である。第２図は第１図に示し
た製造方法によって製造された半導体装置の平面図、第
１図（ｆ）は第２図のＡ−Ａ′線断面図である。
を工程順に示した断面図である。第２図は第１図に示し
た製造方法によって製造された半導体装置の平面図、第
１図（ｆ）は第２図のＡ−Ａ′線断面図である。
以下に工程順に説明する。
第１図（ａ）に示すように、半導体基板１上にフィール
ド酸化膜２、ゲート酸化１！１３を形成した後、約２０
００人の厚さの多結晶シリコンを成長し、次に約１００
０人の厚さの第１の酸化膜５を同時にパターニングし、
ゲート電極４を形成する６次にそのゲート電極４をマス
クとして、半導体基板と逆導電型の第１の不純物（Ｐ型
基板の場合は、例えばリン）ライオン注入し、１０’
”ｃｓ−３〜１０” ＞−’程度の低濃度拡散層６を形
成する。
ド酸化膜２、ゲート酸化１！１３を形成した後、約２０
００人の厚さの多結晶シリコンを成長し、次に約１００
０人の厚さの第１の酸化膜５を同時にパターニングし、
ゲート電極４を形成する６次にそのゲート電極４をマス
クとして、半導体基板と逆導電型の第１の不純物（Ｐ型
基板の場合は、例えばリン）ライオン注入し、１０’
”ｃｓ−３〜１０” ＞−’程度の低濃度拡散層６を形
成する。
第１図（ｂ）に示すように、半導体基板上にＣＶＤ法に
より第２の酸化膜７を２０００人〜３０００人成長させ
る。
より第２の酸化膜７を２０００人〜３０００人成長させ
る。
第１図（Ｃ）に示すように、前記第２の酸化ＷＡ７を異
方性エツチングによってエツチバ・ンクし、半導体基板
表面を露出させると同時にゲート電＃！側壁部にのみ第
２の酸化［７を残す、このとき、ゲート電極４上には第
１の酸化膜５が存在するためゲート電極４の表面は露出
しない。
方性エツチングによってエツチバ・ンクし、半導体基板
表面を露出させると同時にゲート電＃！側壁部にのみ第
２の酸化［７を残す、このとき、ゲート電極４上には第
１の酸化膜５が存在するためゲート電極４の表面は露出
しない。
次にゲート電極４及び第２の酸化ＷＡ７をマスクとして
、半導体基板と逆導電型の第２の不純物（Ｐ型基板の場
合は例えばＡｓ）をイオン注入し、１０２０〜１０２１
国４程度の高濃度拡散層８を形成する。
、半導体基板と逆導電型の第２の不純物（Ｐ型基板の場
合は例えばＡｓ）をイオン注入し、１０２０〜１０２１
国４程度の高濃度拡散層８を形成する。
次に薄い多結晶シリコン層（例えば２００〜５００人）
９を成長させる。
９を成長させる。
第１図１６）に示すように、熱処理（例えば９００゛Ｃ
２０分程度）を施して高濃度拡散層と接続した多結晶シ
リコン層中に第２の不純物を拡散させる。
２０分程度）を施して高濃度拡散層と接続した多結晶シ
リコン層中に第２の不純物を拡散させる。
次に多結晶シリコンを所定の形状にフォトレジスト１１
をマスクに異方性エツチングを行なう、このとき、多結
晶シリコン層９の膜厚が薄いため、エツチング時のオー
バーエッチ量を小さく抑えることができ、フォトレジス
ト１１がない領域において、高濃度拡散層が大きくエツ
チングされることはない。
をマスクに異方性エツチングを行なう、このとき、多結
晶シリコン層９の膜厚が薄いため、エツチング時のオー
バーエッチ量を小さく抑えることができ、フォトレジス
ト１１がない領域において、高濃度拡散層が大きくエツ
チングされることはない。
薄いシリコン層９はフィールド上及びゲート電極上に任
意にパターニングすることができる。
意にパターニングすることができる。
第１図（ｅ）に示すように、ＣＶＤ法により薄い多結晶
シリコン層９及び不純物ドーピングされた領域の多結晶
シリコン層１０と、露出している高濃度不純物拡散層８
上に選択的に高融点金属（例えばタングステン）１２を
約１０００〜１５００人成長させる。
シリコン層９及び不純物ドーピングされた領域の多結晶
シリコン層１０と、露出している高濃度不純物拡散層８
上に選択的に高融点金属（例えばタングステン）１２を
約１０００〜１５００人成長させる。
このとき、高融点金属層の層抵抗は１Ω／口以下となる
。
。
第１図Ｔｆ）に示すように、層間絶縁１１Ａ１３を約５
０００人成長させ、高融点金属１２上にコンタクト孔を
開孔し、次にタングステン又はタングステンのシリサイ
ド１４を埋め込んだ後、その上部に金属配！１１５を形
成し、高融点金属１２と金属配線１５との電気的接続を
行なう。
０００人成長させ、高融点金属１２上にコンタクト孔を
開孔し、次にタングステン又はタングステンのシリサイ
ド１４を埋め込んだ後、その上部に金属配！１１５を形
成し、高融点金属１２と金属配線１５との電気的接続を
行なう。
第１図（ｆ）は本発明の製造方法により製造した場合の
最終工程断面図である。
最終工程断面図である。
（実施例２）
以下に本発明の実施例２について説明する。
本発明の半導体装置の製造方法において、第１図（Ｃ）
の工程で、第２の酸化膜７をエッチバックし、ゲート電
極４の則壁部にのみ第２の酸化Ｗ：４７を残し、かつ半
導体基板表面を露出させた後、薄い多結晶シリコン層（
例えば２００〜５００人）９を成長させ、半導体基板と
逆導電型の第２の不純物（Ｐ型基板の場合、例えばヒ素
）を多結晶シリコン層９を通してイオン注入する。
の工程で、第２の酸化膜７をエッチバックし、ゲート電
極４の則壁部にのみ第２の酸化Ｗ：４７を残し、かつ半
導体基板表面を露出させた後、薄い多結晶シリコン層（
例えば２００〜５００人）９を成長させ、半導体基板と
逆導電型の第２の不純物（Ｐ型基板の場合、例えばヒ素
）を多結晶シリコン層９を通してイオン注入する。
次に熱処理（例えば９００°Ｃｌ２Ｏ分程度）を行なう
と、第１図＋ｄ）と同一の構造を得ることができる。
と、第１図＋ｄ）と同一の構造を得ることができる。
以下は実施例１で説明した製造方法と同一である。
（実施例３）
以下に本発明の製造方法の応用例を図面を参照して説明
する。
する。
第３図（ａ） 、 （ｂ）及び第４図（ａ） 、 （ｂ
）に本発明の製造方法によりＩ！！遺した半導体装置の
平面図及び断面図を示す。
）に本発明の製造方法によりＩ！！遺した半導体装置の
平面図及び断面図を示す。
第３図（ａ） 、 （ｂ）では、２つのＭＯＳ）ランジ
スタが接近して配置されており、異なるトランジスタの
ドレインとソースが近距離にあり、各々のソース・トレ
インに対してコンタクト孔を開孔する場合について示す
。
スタが接近して配置されており、異なるトランジスタの
ドレインとソースが近距離にあり、各々のソース・トレ
インに対してコンタクト孔を開孔する場合について示す
。
本発明の製造方法により多結晶シリコン層９をゲート電
極上の一部にまたがってパターニングし、その上部に高
融点金属１２を成長させ、この高融点金属に対して、コ
ンタクト孔を開孔し、上部の金属配線と電気的接続を得
ている。この場合のコンタクト孔は酸化膜を介してゲー
ト″Ｉｊｈ極上部に存在する高融点金属に対して開孔さ
れている。
極上の一部にまたがってパターニングし、その上部に高
融点金属１２を成長させ、この高融点金属に対して、コ
ンタクト孔を開孔し、上部の金属配線と電気的接続を得
ている。この場合のコンタクト孔は酸化膜を介してゲー
ト″Ｉｊｈ極上部に存在する高融点金属に対して開孔さ
れている。
第４図（ａ） 、 （ｂ）では２つのＭＯＳトランジス
タがある程度の距離をもって配置されている場合で、か
つ、向い合って配置された拡散層がともにソースである
場合ついて示す。
タがある程度の距離をもって配置されている場合で、か
つ、向い合って配置された拡散層がともにソースである
場合ついて示す。
本発明の製造方法により、多結晶シリコン層９を向い合
う２つのＭＯＳトランジスタのソースを含むようにパタ
ーニングし、その上部に高融点金属１２を成長させ、こ
の高融点金属に対してコンタクト孔を開孔し、上部の金
属配線と電気的接続を得ている。この場合のコンタクト
孔はフィールド酸化股上の高融点金属１２に対して開孔
されている。
う２つのＭＯＳトランジスタのソースを含むようにパタ
ーニングし、その上部に高融点金属１２を成長させ、こ
の高融点金属に対してコンタクト孔を開孔し、上部の金
属配線と電気的接続を得ている。この場合のコンタクト
孔はフィールド酸化股上の高融点金属１２に対して開孔
されている。
また、第３図のトランジスタＴｒ２．第４図のトランジ
スタＴｒｌ、Ｔｒ２のドレインに接続するコンタクト孔
の面積の大部分は、フィールド上に引き出された高融点
金属領域であり、ドレイン拡散層の面積は小さく抑えら
れている。
スタＴｒｌ、Ｔｒ２のドレインに接続するコンタクト孔
の面積の大部分は、フィールド上に引き出された高融点
金属領域であり、ドレイン拡散層の面積は小さく抑えら
れている。
以上説明したように本発明の製造方法では、ＭＯＳトラ
ンジスタのソース・ドレインに対して開孔するコンタク
ト孔を、ソース・トレインからフィールド酸化膜上に引
き出した高融点金属に対して開孔するため、ソース・ド
レイン拡散層の面積を極小に抑えることができる。従っ
て、半導体基板とドレイン拡散層との接合容量を著しく
低減でき、集積回路装置の高速動作が可能となる。
ンジスタのソース・ドレインに対して開孔するコンタク
ト孔を、ソース・トレインからフィールド酸化膜上に引
き出した高融点金属に対して開孔するため、ソース・ド
レイン拡散層の面積を極小に抑えることができる。従っ
て、半導体基板とドレイン拡散層との接合容量を著しく
低減でき、集積回路装置の高速動作が可能となる。
また、ソース・トレインから引き出しな高融点金属を酸
化膜を介してゲート電極上部にまで形成でき、その領域
の高融点金属上にコンタクト孔を開孔するため、コンタ
クト孔を開孔するなめに必要な面積を拡散層上に設ける
必要がなく、トランジスタの面積を小さくできる。従っ
て、集積回路装置の集積度を向上させることができると
いう効果を有する。
化膜を介してゲート電極上部にまで形成でき、その領域
の高融点金属上にコンタクト孔を開孔するため、コンタ
クト孔を開孔するなめに必要な面積を拡散層上に設ける
必要がなく、トランジスタの面積を小さくできる。従っ
て、集積回路装置の集積度を向上させることができると
いう効果を有する。
さらに、薄い多結晶シリコンのパターニングを任意に行
なえるため、別々の拡散層を薄い多結晶シリコンを介し
て高融点金属で接続でき、より高密度な素子配置が可能
となる。
なえるため、別々の拡散層を薄い多結晶シリコンを介し
て高融点金属で接続でき、より高密度な素子配置が可能
となる。
第１図（ａ）〜（ｆ）は本発明の実施例を工程順に示し
た断面図、第２図は本発明の詳細な説明する平面図、第
３図（ａ）１第４図（ａ）は本発明を応用したＭＯＳト
ランジスタの配置を説明するための平面図、第３図（ｂ
）は第３図（ａ）のＢ−Ｂ′線断面図、第４図（ｂ）は
第４図（ａ）のｃ−ｃ′線断面図、第５図（ａ）〜（ｅ
）は従来の製造方法を工程順に示した断面図、第６図は
従来の製造方法を説明するための平面図である。 １・パ・半導体基板 ２・・・フィールド酸化膜
３・・・ゲート酸化膜 ４・・・ゲート電極５・・
・第１の酸化膜 ６・・・低濃度不純物拡散層 ７・・・第２の酸化膜 ８・・・高濃度不純物拡散層 ９・・・多結晶シリコン層 １０・・・不純物拡散された多結晶シリコン層１１・・
・フォトレジスト １２・・・高融点金属１３・・・
層間絶縁膜 １４・・・タングステン又はタングステンシリサイド１
５・・・金属配線 １６・・・チタン１７・・
・チタンシリサイド 特許出願人 日本電気株式会社 第 図 第 ３図 （ｆ） 第 図 第 図 （ｃｌ） 第 図 （、ｆ） 第 図 （ｂ） （Ｃ） 第５図
た断面図、第２図は本発明の詳細な説明する平面図、第
３図（ａ）１第４図（ａ）は本発明を応用したＭＯＳト
ランジスタの配置を説明するための平面図、第３図（ｂ
）は第３図（ａ）のＢ−Ｂ′線断面図、第４図（ｂ）は
第４図（ａ）のｃ−ｃ′線断面図、第５図（ａ）〜（ｅ
）は従来の製造方法を工程順に示した断面図、第６図は
従来の製造方法を説明するための平面図である。 １・パ・半導体基板 ２・・・フィールド酸化膜
３・・・ゲート酸化膜 ４・・・ゲート電極５・・
・第１の酸化膜 ６・・・低濃度不純物拡散層 ７・・・第２の酸化膜 ８・・・高濃度不純物拡散層 ９・・・多結晶シリコン層 １０・・・不純物拡散された多結晶シリコン層１１・・
・フォトレジスト １２・・・高融点金属１３・・・
層間絶縁膜 １４・・・タングステン又はタングステンシリサイド１
５・・・金属配線 １６・・・チタン１７・・
・チタンシリサイド 特許出願人 日本電気株式会社 第 図 第 ３図 （ｆ） 第 図 第 図 （ｃｌ） 第 図 （、ｆ） 第 図 （ｂ） （Ｃ） 第５図
Claims (2)
- （１）ゲート酸化膜形成工程と、ゲート電極及び酸化膜
形成工程と、低濃度不純物拡散層形成工程と、基板表面
露出工程と、高濃度拡散層形成工程と、不純物拡散工程
と、パターニング工程と、成長工程と、配線工程とを有
する半導体装置の製造方法であって、 ゲート酸化膜形成工程は、一導電型を有する半導体基板
上にフィールド領域及び活性領域を形成し、活性領域上
にゲート酸化膜を形成するものであり、 ゲート電極及び酸化膜形成工程は、ゲート酸化膜上に所
定のパターンでゲート電極及びゲート電極と同一パター
ンの第１の酸化膜を形成するものであり、 低濃度不純物拡散層形成工程は、半導体基板と逆導電型
の第１の不純物を前記ゲート電極をマスクとして、自己
整合的に半導体基板中にイオン注入し、低濃度の不純物
拡散層を形成するものであり、 基板表面露出工程は、第２の酸化膜を半導体基板上に成
長させ、異方性エッチングによつて、前記ゲート電極側
壁部にのみ第２の酸化膜を残すと同時に、ゲート電極及
びフィールド領域以外の半導体基板表面を露出させるも
のであり、 高濃度不純物拡散層形成工程は、半導体基板と逆導電型
の第２の不純物を前記ゲート電極及び側壁部の第２の酸
化膜をマスクとして、自己整合的に半導体基板中にイオ
ン注入し、高濃度の不純物拡散層を形成するものであり
、 不純物拡散工程は、薄い多結晶シリコン層を成長させた
後、熱処理を施し、高濃度拡散層と接続する前記多結晶
シリコン層中に高濃度拡散層から第２の不純物を拡散さ
せるものであり、 パターニング工程は、所定の形状に前記多結晶層シリコ
ン層をパターニングするものであり、成長工程は、所定
の形状にパターニングされた多結晶シリコン層上、及び
前記多結晶シリコン層が除去されて露出した高濃度拡散
層上にＣＶＤ法により高融点金属を選択的に成長させる
ものであり、 配線工程は、層間絶縁膜を成長させ、前記高融点金属上
の層間絶縁膜にコンタクト孔を開孔し、上部金属配線と
電気的接続を行なうものであることを特徴とする半導体
装置の製造方法。 - （２）ドーピング工程を含むものであり、 該ドーピング工程は、第２の酸化膜を異方性エッチング
によりエッチングし、半導体基板表面を露出させた後、
薄い多結晶シリコン層を成長させ、次に半導体基板と逆
導電型の第２の不純物を前記多結晶シリコンを通してイ
オン注入し、高濃度拡散層を形成すると同時に、多結晶
シリコン中に第２の不純物をドーピングするものである
ことを特徴とする請求項第（１）項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183481A JP2985246B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183481A JP2985246B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0471236A true JPH0471236A (ja) | 1992-03-05 |
| JP2985246B2 JP2985246B2 (ja) | 1999-11-29 |
Family
ID=16136568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183481A Expired - Lifetime JP2985246B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985246B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267596A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | Ｍｉｓ集積回路装置 |
| US5523246A (en) * | 1995-06-14 | 1996-06-04 | United Microelectronics Corporation | Method of fabricating a high-voltage metal-gate CMOS device |
| US7279218B2 (en) | 2004-01-23 | 2007-10-09 | Kobe Steel, Ltd. | Coated body having excellent thermal radiation property used for members of electronic device |
| JP2008120065A (ja) * | 2006-10-19 | 2008-05-29 | Hitachi Chem Co Ltd | 放熱性フィルム |
| US7602110B2 (en) | 2005-03-23 | 2009-10-13 | Samsung Sdi Co., Ltd. | Heat dissipation unit for a plasma display apparatus |
-
1990
- 1990-07-11 JP JP2183481A patent/JP2985246B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267596A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | Ｍｉｓ集積回路装置 |
| US5523246A (en) * | 1995-06-14 | 1996-06-04 | United Microelectronics Corporation | Method of fabricating a high-voltage metal-gate CMOS device |
| US7279218B2 (en) | 2004-01-23 | 2007-10-09 | Kobe Steel, Ltd. | Coated body having excellent thermal radiation property used for members of electronic device |
| US7602110B2 (en) | 2005-03-23 | 2009-10-13 | Samsung Sdi Co., Ltd. | Heat dissipation unit for a plasma display apparatus |
| JP2008120065A (ja) * | 2006-10-19 | 2008-05-29 | Hitachi Chem Co Ltd | 放熱性フィルム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2985246B2 (ja) | 1999-11-29 |
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