JPS6212332A - 直流電源合成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数の直流電源電圧を入力してその単一の合
成直流電圧を出力する直流電源合成回路に関するもので
ある。

（従来の技術） 通信システム等における直流電源装置では、信頼性の高
い直流電源を得るために、２台の直流電源装置を並列運
転する現用および予備による２重化や、バッテリー電源
系統を加えた無停電化等の対策をとっている。この場合
、複数の直流電源から、接点で切換えることなく、一系
統の直流出力を得、しかも電圧が低下した直流電源があ
っても直流出力に影響を与えないような直流電源の合成
回路が使用される。

従来、このような分野の技術としては、電子通信学会技
術研究報告、　８１［２３２１（１９８２−１−２５）
電子通信学会、「通信用整流電源の動向Ｊ　Ｐ、７−１
１に記載されるものがあった。以下、その構成を図を用
いて説明する。

第２図は、従来の直流電源合成回路の一構成例を示す回
路図である。この回路は、ダイオードオア（ＯＲ）回路
で構成され、正極性の直流電源電圧ｖ１が印加される入
力端子１−１．１−２．　　正極性の直流電源電圧ｖ２
が印加される入力端子２−１．２−２、及び合成電圧ｖ
３が出力される出力端子３−１．３−２を具えている。

一方の端子１−１．２−１．３−１は正極性側の端子で
あり、他方の端子１−２．２−２．３−２は負極性側の
端子であって接地されている。一方の入出力端子１−１
．３−１間には順方向にダイオード４が、他方の、入出
力端子２−１．３−１間には順方向にダイオード５がそ
れぞれ接続されている。

次に、動作について説明する。

先ず、入力端子１−１．１−２または２−１．２−２に
直流電源電圧Ｖ！またはｖ２を与えると、出力端子３−
１．３−２にはダイオード４または５の順方向電圧降下
の分だけ低い電圧ｖ３が現われる。

入力端子１−１　、１−２および２−１．２−２に同時
に直流電源電圧Ｖｌ、Ｖ２が印加された場合、Ｖ１＝Ｖ
２のときはダイオード４．５を通って出力端子３−１．
３−２へ電流が流れ、ダイオード４，５の順方向電圧降
下の分だけ低い電圧ｖ３が出力される。この際、ｖ１≠
ｖ２のときは、高い方の直流電源電圧Ｖ！またはＶ２が
ダイオード４または５によりその順方向電圧降下分だけ
低くなって出力端子３−１．３−２から出力され、高い
方の直流電源側から低い方の直流電源側への電流の流れ
がダイオード５または４によって阻止される。それによ
って、直流電源電圧Ｖ！またはｖ２のいずれか一方が低
下しても、他方の高い直流電源電圧ｖ２またはｖｌがダ
イオード５または４を介して出力される。

（発明が解決しようとする問題点） しかしながら、上記構成の直流電源合成回路では、安定
化した直流電源電圧Ｖｌ、Ｖ２を入力端子１−１．２−
２．２−１．２−２に久方しても、出力端子３−１．３
−２から得られる合成出力電圧ｖ３は、ダイオード４，
５の順方向電圧降下分の電圧（例えば、ＰＭ接合のシリ
コンダイオードを用いた場合は、約０．７Ｖ）だけ低く
なる。しかもその電圧降下分は、ダイオード４．５の温
度特性に基づき温度により変動する。温度変化による電
圧変動を防ぐためには、出力端子３−１．３−２側に安
定化回路を挿入すればよいが、冗長性を損い、信頼性が
低下す、　　るという問題点があった。

本発明は、前記従来技術が持っていた問題点として、入
出力間の電圧降下や、その電圧降下の温度による変動の
点と、冗長性を損い、信頼性が低下する点について解決
した直流電源合成回路を提供するものである。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために１個々の直流電
源に接続される複数の入力端子と、この各入力端子にそ
れぞれ接続され前記入力端子に供給される直流電源電流
を順方向にのみ流す複数の逆電流阻止回路と、この複数
の逆電流阻止回路に接続され単一の合成直流電圧を出力
する出力端子とを備えた直流電源合成回路において、前
記複数の逆電流阻止回路の少なくとも１つを、ドレイン
電極とソース電極が前記入出力端子間に逆極性で接続さ
れるパワーＮＯ５−ＦＥＴ（ＭＯ５型電界効果トランジ
スタ）と、前記ドレイン電極・ソース電極間の電位差を
検出しその電位差に基づき前記パワーＭＯ８−ＦＥＴの
ゲート電極に印加するゲート電圧を変化させるゲート電
圧制御回路とで構成したものである。

（作　用） 本発明によれば、以上のように直流電源合成回路を構成
したので、パワーＭＯＳ−ＦＥＴは、その構成上、内部
に形成されるＰＮ接合ダイオードとドレイン電極・ソー
ス電極間のチャネル抵抗とにより、出力端子側へ出力電
流を流すように働く、また。

ゲート電圧制御回路は、パワーＭＯＳ−ＦＥＴのドレイ
ン電極ｅソース電極間の電位差に応じて該パワーＭＯＳ
−ＦＥＴのチャネル抵抗を変化するように働く。

このパワーＭＯ９−ＦＥＴとゲート電圧制御回路による
電流制御処理によって電圧降下が少なく、かつ温度変化
による電圧変動の少ない、信頼性の高い直流電源の合成
が行えるのである。したがって、前記問題点を除去でき
る。

（実施例） 第１図は本発明の実施例を示す直流電源合成回路の回路
図である。

この直流電源合成回路は、正極性の直流電源電圧Ｖ１１
が印加される入力端子１１−１．１１−２、正極性の直
流電源電圧Ｖ１２が印加される入力端子１２−１．１２
−２、及び合成電圧Ｖ１３が出力される出力゛端子１３
−１．１３−２を具えている。一方の端子１１−１．１
２−１．１３−１は正極性側の端子であり、他方の端子
１１−２　、１２，２　、１３−２は負極性側の端子で
あって接地されている。

、　　一方の入出力端子１１−１．１３−１間と他方の
入出力端子１２−１．１３−１間とには、それぞれ逆電
流阻止回路である３端子回路網２４．２５が接続されて
いる。

一方の３端子回路網２４は、入力端子１１−１に接続さ
れた第１の端子２５、出力端子１３−１に接続された第
２の端子２Ｂ、及び接地された第３の端子２７を有し、
これらの端子２５〜２７に、Ｐチャネル型パワーＭＯＳ
−ＦＥＴ２Ｂとそれのゲート電圧を制御するゲート電圧
制御回路とが接続されている。

ＭＯＳ−ＦＥＴ２８は、その構造上、内部にＰＮ接合ダ
イオード（以下、内部逆方向ダイオードという）２８ａ
と、ドレイン・ソース間のチャネルとを有している。　
ＭＯＳ−ＦＥＴ２８は、そのドレイン電極が第１の端子
２５に、そのソース電極が第２の端子２６にそれぞれ接
続されている。このような接続は、通常の用法とは逆極
性の接続である。

また、ＭＯＳ−ＦＥＴ２８のゲート電圧制御回路は、抵
抗２９，３０，３１、ＰＮＰ形のバイポーラトランジス
タ３２、及びダイオード３３を具えている。トランジス
タ３２は、エミッタ電極が第２の端子２Ｂに、そのコレ
クタ電極が抵抗２９を介して第３の端子２７に、そのベ
ース電極が抵抗３０を介して第１の端子２５に。

それぞれ接続されている。さらに、トランジスタ３２は
、そのコレクタ電極が抵抗３１を介してＭＯＳ−ＦＥＴ
　２８のゲート電極に接続され、そのベースφエミッタ
間にはその電極間の逆電圧を制限する極性でダイオード
３３が接続されている。

他方の３端子回路網３５は、前記一方の３端子回路網２
４と同一の回路構成である。すなわち、３端子回路網３
５は、入力端子１２−１に接続された第１の端子３Ｂ、
出力端子１３−１に接続された第２の端子３７、及び接
地された第３の端子３８を有し、これらの端子３Ｂ〜３
８に、Ｐチャネル型パワーＭＯＳ−ＦＥＴ３９とそれの
ゲート電圧制御回路とが接続されている。

ＭＯＳ−ＦＥＴ３９は、その内部に内部逆方向ダイオー
ド３９ａを有し、そのドレイン電極が第１の端子３６に
、そのソース電極が第２の端子３７にそれぞれ接続され
ている。

また、ゲート電圧制御回路は、抵抗４０，４１，４２、
ＰＮＰ形バイポーラトランジスタ４３、及びダイオード
４４を具えている。トランジスタ４３は、そのエミッタ
電極が第２の端子３７に、そのコレクタ電極が抵抗４０
を介して第３の端子３８に、そのベース電極が抵抗４１
を介して第１の端子３Ｂに、それぞれ接続されている。

さらに、トランジスタ４３は、そのコレクタ電極が抵抗
４２を介してＭＯＳ−ＦＥＴ３１３のゲート電極に接続
され、そのベース・エミッタ間にはその電極間の逆電圧
を制限する極性でダイオード４４が接続されている。

ここで、抵抗３１．４２は、ＭＯＳ−ＦＥＴ２８．３９
の高い周波数における利得を低下させて寄生振動等の不
要発振のおそれを除去する目的で挿入されており。

またダイオード３３．４４もベース・エミッタ間の逆電
圧が耐圧を超えるおそれを除去する目的で挿入されたも
ので、いずれも必須の素子ではない。

次に、゛以上のように構成される直流電源合成回路の動
作を説明する。

先ず、入力端子１１−１．１１−２に直流電源電圧Ｖｌ
ｌが供給された場合、電流がＮＯ３−ＦＥＴ２８の内部
逆方向ダイオード２８ａを通って出力端子１３−１．１
３−２側へ流れるため、該出力端子１３−１．１３−２
　（７）出力電圧Ｖ１３が上昇すル、コノ際、トランジ
スタ３２において、内部逆方向ダイオード２８ａによる
電圧降下によりその電圧降下分の電位だけ、ベース電位
がエミッタ電位よりも高くなっているため、ベース電流
が流れず、該トランジスタ３２が遮断状態となって抵抗
２８に電流が流れない、そのため、　ＭＯＳ−ＦＥＴ２
８のゲート電極は接地電位となり、ソース電極側の出力
電圧Ｖ１３分だけ低くなる。ここで５例えば出力電圧Ｖ
１３が５■以上の合成回路にあっては、この出力電圧Ｖ
１ＧはＭＯＳ−ＦＥＴ　２８のゲート閾値電圧よりも十
分大きいため、該ＭＯＳ−ＦＥＴ２Ｂのチャネル抵抗が
低い値になり、このチャネルを電流が流れる。その結果
、出力電流の大きさや、使用するＭＯＳ−ＦＥＴ２Ｂの
特性を適宜選定することにより、該ＭＯＳ−ＦＥＴによ
る電圧降下分の低減が可能となる。ＭＯＳ−ＦＥＴ２８
のソース・ドレイン間の電位差が零になった場合でも、
トランジスタ３２のベース電流が流れないため、ＭＯＳ
−ＦＥＴ２８のゲート電圧は変化せず、前記チャネル抵
抗の低い状態が保たれる。

一方、各入力端子１１−１．１１−２．１２−１．１２
−２に直流電源電圧Ｖｌｌ、Ｖ１２が印加された状態に
おいて、Ｖｌｌ≠Ｖ１２となった場合について説明する
０例えば、ｖ１２＜ｖｌｌテ、カー’）　Ｖ１３−Ｖ１
２≦０．４ｖ〜０．７■となった場合、トランジスタ４
３のエミッタ電極からベース電極の方向へ、抵抗４１で
制限されるベース電流が流れ始め、トランジスタ４３が
導通してそのコレクターエミッタ間電圧が低下する。す
ると、ＭＯＳ−ＦＥＴ３９のゲートもソース間電圧は小
さくなって該ＭＯＳ−ＦＥＴ３９のチャネルが遮断状態
となり、内部逆方向ダイオード３９ａのみと等価にな　
・る。そのため、内部逆方向ダイオード３９ａは、高い
直流電源電圧Ｖｌｌ側から低い直流電源電圧Ｖ１２側へ
の逆流阻止のダイオードとして作用する。

なお、パワーＭＯＳ−ＦＥＴ２８．３９は、その内部に
内部逆方向ダイオード２８ａ、３９ａが形成されること
や、該ＭＯ９−ＦＥＴ２８．３９を逆極性に使用しても
、ゲート電圧の制御によってチャネル抵抗が変化するこ
とは、例えば次のような文献に記載されている。

ヘツクス・エフ・イー・ティ　データブック（ＨＥＸＦ
ＥＴ　ＤＡＴＡＢＯＯＫ）、（１９８５）、インターナ
ショナル　レフティファイア−（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌＲｅｃｔｉｆｉｅｒ、　（米）、ｒザ　ヘツタス
拳エフ・イー拳ティーズ　インテグラル　ホデイ　ダ　
イオードーイッツ　キャラクタリスティクス　アンド　
リミティションズ（Ｔｈｅ　ＨＥＸＦＥＴ’ｓ　Ｉｎｔ
ｅｇｒａｌＢｏｄｙ　Ｄｉｏｄｅ−４ｔｓ　Ｃｈａｒａ
ｃｔｅｒｉｓｔｉｃｓ　ａｎｄＬｉｍｉｔａｔｉｏｎｓ
）　Ｊ　Ｐ、８５−７８．参考として、Ｐチャネル型パ
フ　−ＭＯＳ−ＦＥＴ　（７）−例（＃圧ｅｏｖ、ＴＯ
−２２０ＡＢパツケ一ジ品）の逆方向静特性を第３図に
示す。

第３図におけるＶｇｓは、ソースに対するゲートの電圧
を示す。この図から明らかなように、直流電源電圧１５
Ｖで、出力電流がＩＡ以下の場合、入出方間電圧差は０
．２ｖ以下となる。さらにオン抵抗の小さいＭＯＳ−Ｆ
ＥＴを使用すれば、さらに改善され、大きい出力電流に
も対応できる。

次に、入力端子１１−１．１１−２．１２−１．１２−
２に印加される直流電源電圧Ｖｌｌ、Ｖ１２が等しいか
、両者の差が例えＪｆＯ，７Ｖ以下（７）場合は、ＭＯ
Ｓ−ＦＥＴ２８　オヨび３Ｓのチャネルが共に導通する
。そのため、第１図の回路はチャネル抵抗による合成回
路として動作し、両直流電源電圧Ｖｌｌ、Ｖ１２から出
力端子１３−１．１３−２へ電流が供給される。

而して本実施例では、直流電源電圧Ｖｌｌ、Ｖ１２の合
成において、従来のダイオード４．５の代りに、パワー
Ｎ０Ｓ−ＦＥＴ２８，３θを有する３端子回路網２４．
３５を使用し、入出力の電位差に応じてＭＯＳ−ＦＥＴ
２８．３９のチャネル抵抗を自動的に制御するように構
成したので、次のような利点がある。

（１）入出方間電位差を、従来のダイオード４，５を用
いた場合よりも十分小さくすることができる。そのため
、例えば第４図に示すように、現用直流電源５１より現
用装置５２に、予備直流電源５３より予備装置５４にそ
れぞれ＋１２Ｖを供給し、その２電源５１．５３を本実
施例のような合成回路５５を用いて合成し、その合成電
圧を共用装置５Ｂに供給するような場合、共用装置５Ｂ
も現用装置５２及び予備装置５４と同じ＋１２Ｖ動作が
可能となる。これにより、共用装置５Ｂの部品や設定が
現用装置５２及び予備装置５４と統一できる利点がある
。

（２）入出力電位差を小さくできるため、合成回路にお
ける損失、発熱が小さくなるばかりか１合成回路の温度
変化に対して出力電圧Ｖ１３の変動が非常に小さくなる
利点がある。これによって、従来のように合成回路出力
側に安定化回路を挿入する必要がなくなり、直流電源の
並列運転による冗長動作と、低発熱による高い信頼性が
期待できる。

（３）本実施例の合成回路では、従来のような単なるダ
イオードＯＲに比較して部品点数が増加するが、しかし
次のような利点がある。

従来のダイオード４．５に代る部分は、独立した３端子
回路網２４．３５であるが、接地すべき第３の端子２７
．３８の内部には、高抵抗２９　、４０が接続されてい
るため、いかなる態様の素子故障が生じても、入力端子
１１−１．１１−２または出力端子１３−１．１３−２
と、共通端子である接続側とが短絡し、出力が遮断され
るような故障が生じるおそれ・かない。すなわち並列運
転による冗長性を損う要素はない、　ここで、パワーＭ
ＯＳ−ＦＥＴ２８，３９の内部逆方向ダイオード２８ａ
、３９ａをダイオードＯＲによる合成の場合のダイオー
ド４．５と見なすと、パワーＭＯ３−ＦＥＴ２８．３３
のゲート電極および入力端子１１−１．１１−２．１２
−１．１２−２から、バイポーラトランジスタ３２．４
３の間には、高対抗３０，３１，４１．４２が直列に挿
入されているため、パワーＭＯＳ−ＦＥＴ２８．３９以
外の素子故障により、出力が遮断されるおそれが全くな
く、高い信頼性が実現できる。

特に、これらの抵抗３０，３１，４１．４２は、パワー
ＭＯＳ−ＦＥＴ　２８，３９におけるゲート電極のイン
ピーダンスが高いため、比較的高い抵抗値で回路が実現
でき、しかも出力側から入力側への、または入出力側か
ら接地側への抵抗による漏れ電流も、実用上問題になら
ない。

（４）３端子回路網２４．３５は、ＭＯＳ−ＦＥＴ２８
．３９、トランジスタ３２．４３．　　ダイオード３３
　、４４及び抵抗２９〜３１．４０〜４２のみで構成さ
れるので、集積回路化が非常に容易で、損失が非常に小
さいため、小形化が可能である。

（５）３端子回路網２８または３８は他の入力端子１２
−１．１２−２または１１−１．１１−２と完全に独立
しているため、２人力の合成に限定されることなく、３
個以上の３端子回路網を並列に接続することにより、合
成数を増加できる。

（８）複数の入力端子それぞれに３端子回路網を接続す
る必要はなく、例えば第５図に示すように、入力端子Ｅ
ｌｌ、ｅ２，８３及び出力端子６４のうち、入力端子８
１．８２と出力端子８４の間にはダイオード８５、Ｅｉ
８を接続し、入力端子６３と出力端子７４の間には本実
施例の３端子回路網８７を接続し、ダイオード［３５，
８Ｂ及び３端子回路網６７を混用することも可能である
。

（７）３端子回路網２４．３５の回路構成は、図示のも
のに限定されず、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、複数の逆
電流阻止回路の少なくとも１つを、パワーＭＯＳ−ＦＥ
Ｔとそのゲート電圧制御回路とで構成したので、入出力
間の電圧降下とその温度による変動が減少し、さらに信
頼性が向上するという効果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す直流電源合成回路の回路
図、第２図は従来の直流電源合成回路の回路図、第３図
は第１図の動作説明図、第４図は第１図の応用例を示す
図、第５図は第１図の変形例を示す図である。 １１−１．１１−２．１２−１．１２−２．８１，８２
．６３・・・・・・入力端子、１３−１．１３−２．８
４・・・・・・出力端子、２４，３５．８７・・・・・
・３端子回路網（逆電流阻止回路）　、　２８．３９・
・・・・・パワーＭＯ８−ＦＥＴ、２９，３０，４０．
４１・・・・・・抵抗、３２．４３・旧・・トランジス
タ。 出願人代理人　　　柿　　本　　恭　　成（Ｎ’−ゝ 第１図の動作説明図 第３図 第１図の応用例色示す図 第４図 ６１〜６３−入力端子 ６４　：出力端子 馬１図の変形例を示す図 第５図

Claims (1)

1. 【特許請求の範囲】 個々の直流電源に接続される複数の入力端子と、この各
   入力端子にそれぞれ接続され前記入力端子に供給される
   直流電源電流を順方向にのみ流す複数の逆電流阻止回路
   と、この複数の逆電流阻止回路に接続され単一の合成直
   流電圧を出力する出力端子とを備えた直流電源合成回路
   において、前記複数の逆電流阻止回路の少なくとも一つ
   を、 ドレイン電極、ソース電極及びゲート電極を有し、該ド
   レイン電極及びソース電極が前記入出力端子間に逆極性
   で接続されるパワーＭＯＳ・ＦＥＴと、前記ドレイン電
   極・ソース電極間の電位差を検出する抵抗、及びこの抵
   抗によって検出された電位差に基づき前記ゲート電極に
   印加するゲート電圧を変化させるトランジスタを有する
   ゲート電圧制御回路とで、 構成したことを特徴とする直流電源合成回路。