JPH0266651A - メモリアドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶装置を複数個の記憶装置で構成する情
報処理システムにおけるメモリアドレス変換方式に関し
、特に、複数台で構成する上記ｔα装置の各記憶装置の
物理アドレス単位を用い、各記憶装置を高速にかつ分散
して、アクセスするためのアドレス変換を行う情報処理
システムにおけるメモリアドレス変換方式に関するもの
である。

〔従来の技術〕

従来、情報処理システムにおける中央処理装置側の大き
な処理能力に対応しては、記憶装置を複数台の構成とし
、記憶装置側の処理能力を高めてシステム全体の性能の
向上を図かるようにしている。この場合、複数台で構成
される主記憶装置は、複数のバンクに分けられ、それぞ
れのバンクを独立に動作させて、記憶制御装置がアドレ
スの数ビットを用いてバンク選択を行い、各記憶装置を
使い分けできる構成にされている（例えば、特開昭５６
−４８５３号公報参照）。

このように、主記憶装置を複数個の記憶装置で構成する
情報処理システムにおいては、複数個で構成する各記憶
装置の使い分けを行い、情報処理システムの信頼性およ
び処理能力が増大するようなシステム構成にされる。

また、主記憶装置を複数個の記憶装置で構成した場合、
処理装置から送出されるメモリアクセスの実アドレス（
プログラムで扱う仮想記憶上の論理アドレスをアドレス
変換した実際の記憶装置のアドレス）は、各記憶装置を
直接にアクセスできる物理アドレスに変換されて、メモ
リアクセス動作を行う。この際、実アドレスから物理ア
ドレスに変換するアドレス変換によって、複数個で構成
する各記憶装置が使い分けられる。

このような複数個で構成する記憶装置における実アドレ
スから物理アドレスに変換するメモリアドレス変換の例
を説明する。

第５図は、記憶装置における物理アドレス変換の一例を
示す説明図である。第５図において、５３は複数個で構
成される記憶装置、５４は物理アドレス変換回路、５６
は実アドレスレジスタ、５７は物理アドレスレジスタで
ある。メモリアクセスを行う処理装置からの実アドレス
は、実アドレスレジスタ５６にセットされる。実アドレ
スから物理アドレスへの変換は、実アドレスの上位ビッ
ト６Ｕを物理アドレス変換回路５４に入力し、テーブル
変換を行って物理アドレスの上位のアドレスビット４Ｕ
を求めることにより行う。物理アドレスの下位のアドレ
スビットは、実アドレスの下位ビット６ＬＯ，６Ｌ１．
６Ｌ２から記憶装置のバンク選択ビットどなるアドレス
ビット６Ｌｌを除いた、下位ビット６Ｌ０，６Ｌ２を物
理アドレスの下位のアドレスビットとして、物理アドレ
スのアドレスビットとする変換を行う。そして、変換し
た物理アドレスにより複数個で構成された各記憶装置を
アクセスする。この場合、実アドレスの特定の下位ビッ
ト６Ｌ１はバンク選択ビットとなっており。

記憶装置に対する１回のリクエスト単位を構成する複数
のバンクを選択するために用いられる。例えば、このバ
ンク選択ビット６Ｌ１により、複数個で構成された記憶
装置の各記憶装置５３ａまたは５３ｂを選択し、下位ア
ドレス（バンクアドレス）から連続して各記憶装置５３
ａおよび５３ｂを並列にアドレッシングする。

また、物理アドレス変換回路５４の物理アドレスの変換
単位５８は、各記憶表［５３ａおよび５３ｂの特定の物
理アドレスを対にした構成としている。このため、連続
した実アドレスで記憶装置をアクセスすると、各記憶表
［５３ａおよび５３ｂが実際にアクセスされる場合は、
物理アドレス変換単位５８に対応して、−点鎖線の矢印
５９で示すようなアドレス順序により、メモリアクセス
が行われることになる。

第６図は、記憶装置における物理アドレス変換の他の一
例を示す説明図である。第６図において、６３は複数個
で構成される記憶装置、６４は物理アドレス変換回路、
６６は実アドレスレジスタ、６７は物理アドレスレジス
タである。メモリアクセスを行う処理装置からの実アド
レスは、実アドレスレジスタ６６にセットされる。実ア
ドレスから物理アドレスへの変換は、実アドレスの上位
ビット６Ｕを物理アドレス変換回路６４に入力し、テー
ブル変換を行って物理アドレスの上位のアドレスビット
を求めることにより行う。物理アドレスの下位のアドレ
スビットは、実アドレスの下位ビット６Ｌをそのまま物
理アドレスの下位のアドレスビットとし、物理アドレス
のアドレスビットとする。これにより、実アドレスを物
理アドレスに変換する。

この場合、実アドレスレジスタ６６における上位ビット
６　Ｕを、物理アドレス変換回路６４によるテープル変
換によりアドレス変換し、更に実アドレスを記憶装置の
物理アドレスに変換した際の上位のアドレスビット４Ｕ
Ｏを用いて、各記憶装置８３ａまたは６３ｂを選択し、
各記憶装置６３ａおよび６３ｂを物理アドレス変換単位
６８にアドレッシングする。

そして、変換した物理アドレスにより複数個で構成され
た各記憶装置をアクセスする。このため。

連続した実アドレスで記憶装置をアクセスすると。

各記憶装置８３ａおよび６３ｂが実際にアクセスされる
場合は、物理アドレス変換単位６８に対応して、−点鎖
線の矢印６９で示すようなアドレス順序により、メモリ
アクセスが行われることになる。

〔発明が解決しようとする課題〕

ところで、主記憶装置を複数個の記憶装置で構成した場
合の各記憶装置に対する物理アドレス変換単位は、一般
的には、メモリパッケージ等の実装単位を配慮して決定
している。このため、半導体デバイス技術の進歩によっ
て、メモリ素子の大容量化が行なわれ、更にはメモリ素
子を用いる記憶装置の大容量化が行なわれる場合には、
物理アドレス変換単位も大容量化するため、大容量の物
理アドレス変換単位で各記憶装置のメモリアドレスがシ
ェアされることになる。したがって、上述の２つの記憶
装置におけるアドレス変換方式は、次に説明するような
問題が生ずる。

すなわち、上述の第５図で説明した記憶装置におけるア
ドレス変換方式では次の問題が生ずる。

（１）１回のリクエスト単位で記憶表［５３ａおよび５
３ｂを同時に動作させるため、各記憶装置が記憶制御装
置（図示せず）から論理的に等長である必要があり、情
報処理システムの要素として用いる主記憶装置の各記憶
装置を設置する場合の物理的配置等に制約を受ける。

（２）１つのメモリアクセス要求が記憶装置５３ａおよ
び５３ｂを同時に占有するため、複数の処理装置から同
時に各記憶装置をアクセスさせる並列処理に対応できな
い。

（３）物理アドレス変換単位５８が記憶装置５３ａおよ
び５３ｂの特定の物理アドレス単位の対で構成されるた
め、一方の記憶装置に故障等が発生し、当該記憶装置の
物理アドレス単位を切り離す場合、他方の正常な記憶装
置の物理アドレス単位も同時に切り離されてしまう。

（４）記憶装置５３ａまたは５３ｂの選択用の実アドレ
スの下位ビット６Ｌ１を各記憶装置内の物理アドレスに
含めていないため、一方の記憶装置を切り離して残りの
他方の記憶装置に有効データを再編成する場合、下位ビ
ット６Ｌ１を他方の記憶装置内のアドレス内に取り込み
、他方の記憶装置全体を再アドレッシングせねばならな
い。したがって１例えば記憶装置を２台から１台に再構
成する場合には、全ての有効データを再ロードする必要
がある。

また、上述の第６図で説明した記憶装置におけるアドレ
ス変換方式では次の問題が生ずることになる。

（５）物理アドレス変換回路６４により、実アドレスを
物理アドレスに変換してから、アクセスする各々の記憶
装置６３ａまたは６３ｂを選択するため、物理アドレス
変換回路６４の動作遅延時間により、アクセスする各記
憶装置に対するリクエスト発行が遅くなる。各記憶装置
は自記憶装置へのリクエストであることを早々に認識し
て、アドレスの受は取り制御および記憶装置の起動等の
前処理をする必要があるため、リクエストが遅延するこ
とにより記憶装置のアクセスも遅くなる。

（６）物理アドレス変換単位が一般に大容量であり、各
記憶装置のアドレスシェアが物理アドレス変換回路にお
けるアドレス変換テーブルの変換単位のＮ倍であるため
、各記憶装置を大容量単位にアドレスシェアすることに
なる。このため、複数台の処理装置の共通の基本プログ
ラム等が特定の記憶装置内に集中する確率が高くなり、
特定の記憶装置へアクセスが集中して記憶装置全体のス
ループットが低下する。

本発明は、これらの問題点を解決するためになされたも
のである。

本発明の目的は、各記憶装置の物理的配置およびアドレ
ス再編成の自由度が高く、高速かつ小容量単位にアドレ
スシェアできるメモリアドレス変検力式を提供すること
にある６ また、本発明の他の目的は、記憶装置に対して少なくと
も１回のリクエストで取扱うデータ単位は、１つの記憶
装置内で処理できるようにし、複数の記憶装置で独立し
たリクエストを並列に処理できるメモリアドレス変換方
式を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

上記目的を達成するため、本発明においては、メモリを
アクセスする実アドレスを送出する処理装置と、複数個
の記憶装置で構成される主記憶装置とを有する情報処理
システムにおいて、処理装置からの実アドレスの上位ビ
ットを変換して複数の各記憶装置に対する物理アドレス
に変換するアドレス変換回路を備え、実アドレスの中位
ビットの一部を用いて各記憶装置を選択し、アドレス変
換回路を用いて実アドレスから複数個の各記憶装置に対
する物理アドレスへの変換を行い、処理装置から主記憶
装置のメモリをアクセスする実アドレスを複数の各記憶
装置に振り分けてアクセスすることを特徴とする。

また、アドレス変換回路を記憶制御装置に備え、実アド
レスの上位ビットを変換して複数の各記憶装置に対する
物理アドレスに変換するアドレス変換を行い、前記上位
ビットの変換単位より下位のビットでかつ記憶装置に対
する１回のリクエスト単位のＮ倍となるビットのアドレ
スビットを用いて各記憶装置を選択して行い、実アドレ
スの上位ビットを変換して物理アドレスに変換する際、
上記アドレスビットをテーブル変換の検索ビットの中に
も入れることを特徴とする。

〔作用〕

前記手段によれば、各記憶装置をアドレスシェアしたい
単位（物理アドレス変換単位以下でかつ１回のリクエス
ト単位のＮ倍、たとえば４キロバイト）の任意のアドレ
ス下位ビットで記憶装置を選択し、かつ上記アドレス下
位ビットをアドレス変換回路の検索ビットにも含める。

これにより。

各記憶装置の物理的配置およびアドレス再編成の自由度
が高く、高速かつ小容量ｍ位にアドレスシェアできるメ
モリアドレス変換方式を提供できる。

また、記憶装置に対して少なくとも１回のリクエストで
取扱うデータ単位は、１つの記憶装置内で処理できるよ
うにし、複数の記憶装置で独立したリクエストを並列に
処理できるメモリアドレス変換方式を提供できる。すな
わち、重連の各々の問題点について、 （１）および（２）に対しては、記憶装置選択ビットを
１回のリクエスト単位のＮ倍とし、１回のリクエストで
任意の記憶装置１台のみをアクセスするため、各記憶装
置は論理的に等長である必要はなく、また個別のリクエ
ストを各記憶装置で並列処理できる。

（３）に対しては、選択ビットも物理アドレス変換回路
の検索ビットに含めることにより、各記憶装置の物理ア
ドレス単位ごとに物理アドレス変換単位が構成される。

このため、故障が発生した場合には、故障が発生した一
方の記憶装置の物理アドレス単位の切り離しだけで済む
。

（４）に対しては、切り離す記憶装置側、の有効データ
を物理アドレス変換単位で、運転続行する記憶装置側の
無効データエリア（物理アドレス変換単位）に移動し、
移動したデータの物理アドレス変換情報（実アドレスと
物理アドレスの対応）を書き替えること、および記憶装
置選択起動回路を常に運転続行する記憶装置のみを選択
起動させることにより、運転続行する記憶装置側の有効
データを基本的には再編成することなく、記憶装置を再
編成できる。

（５）に対しては、下位アドレスで直接に記憶装置を選
択することにより、アドレス変換後のアドレスで選択す
る方式に比べてリクエストの発行が早くなり、したがっ
て、記憶装置のアクセスが高速にできる。

（６）に対しては、アドレスの下位ビットで各記憶装置
を小容量単位（例えば４キロバイト、２１２アドレス）
にアドレスシェアするため、複数台の処理装置に共通の
基本プログラム等を各記憶装置に分散でき、記憶装置全
体に対する複数のリクエストを分散して並列処理でき、
記憶装置のトータルスルーブツトを向上できる。

〔実施例〕

以下、本発明の実施例を図面を用いて具体的に説明する
。

第１図は、本発明の一実施例にかかる情報処理システム
の要部の構成を示すブロック図である。

第１図おいて、１は処理装置、２は記憶制御装置である
。３は主記憶装置であり、それぞれの個別の記憶装置３
ａと３ｂの複数個の記憶装置で構成される。また、４は
物理アドレス変換回路、５は記憶装置選択起動回路、６
は実アドレスレジスタ、７は物理アドレスレジスタであ
る。

処理袋＠１は、記憶制御装ｒ１１２に対して実アドレス
１ａおよびリクエスト１ｂを送出する。記憶制御装置２
は実アドレス１ａを実アドレスレジスタ６に、リクエス
ト１ｂを記憶装置選択起動回路５にセットする。実アド
レスレジスタ６にセットされた実アドレスは、上位ビッ
ト６Ｕおよび下位ビット群６Ｌ　（６Ｌ０．６Ｌ１．６
Ｌ２）の内の所定ビット６Ｌ１を物理アドレス変換（Ｆ
ＡＲ変換：　Ｆｌｏａｔｉｎｇ　Ａｄｄｒｅｓｓ　Ｒｅ
ｇｉｓｔｅｒ群によるアドレス変換）回路４へ検索アド
レスとして供給し、物理アドレス変換回路４でテーブル
変換し、物理アドレスの上位ビットとなるアドレス４Ｕ
を求める。物理アドレスレジスタフには、物理アドレス
変換回路４で変換した上位ビットアドレス４Ｕと実アド
レスレジスタ６の下位ビット群６Ｌ内の下位ビット６Ｌ
Ｏと６Ｌ２をセットし、上位ビットと下位ビットを合せ
て物理アドレスとして、各記憶装置３ａおよび３ｂに供
給する。

一方、この動作と並行して実アドレスレジスタ６内の下
位ビットの所定ビット６Ｌ１は、物理アドレス変換回路
４に検索アドレスとして供給されると共に、複数個の各
々の記憶袋ａ３ａおよび３ｂを選択して起動するための
記憶装置の選択ビットとして、記憶装置選択起動回路５
に供給される。

記憶装置選択起動回路５は、この下位の所定ビット６Ｌ
１によって起動すべき記憶装置３ａまたは３ｂを選択指
定し、処理装置１からのリクエスト１ｂによる起動指示
によって、各記憶装置に対するリクエスト５ａまたは５
ｂを発行させる。リクエスト５ａまたは５ｂを受けた側
の記憶装置３ａまたは３ｂは、物理アドレスレジスタ７
から供給された物理アドレスを用いてメモリアクセス動
作を行う。

なお、この例では、主記憶装置３を構成する記憶装置の
台数が２台のため、その２台のうちいずれか一方をアド
レスシェアするために、上述の所定ビット６Ｌ１として
は１ビツトが用いられて、所望のアドレスシェア単位に
したがって、選択する記憶装置が決定される。また、こ
の実アドレスの下位ビット６Ｌ１は、物理アドレス変換
回路４に対する検索アドレスの１部としても用いられる
。

第２図は、本実施例にかかるアドレス変換動作を説明す
る説明図である。

この例においては、実アドレス１ａは２８ビツトで構成
し、そのアドレスで指定するデータ単位を８バイト（１
回の記憶装置に対するリクエスト単位）とする、また、
次のように実アドレス１ａの各ビットを定義する。

アドレスの上位ビット６Ｕと下位ビット６Ｌの境界は各
記憶装置光りのＦＡＲ変換する容量と記憶装置台数の積
により決める。この例では１２８メガバイト×２台＝２
５６メガバイトとする。

また、各記憶装置を選択する所定ビット６Ｌ１はアドレ
スシェアしたい記憶装置の記憶容量の単位と記憶装置台
数によりビット位置およびビット数を決定する。この例
では、説明の都合上３２メガバイト単位（一般には、さ
らに小さい容量たとえば４キロバイト単位が適当である
）の容量でアドレス変換単位のビット位置を決定し、ま
た、ビット数は記憶装置を２台選択するものとして１ビ
ツトとする。

第２図において、処理装置から送られてきた実アドレス
１ａの上位ビット６Ｕ（３ビツト）および下位ビット群
６Ｌ（２５ビット：　６Ｌ０．６Ｌ１．６Ｌ２）内の所
定ビット６Ｌ１（第６ビツト）の１ビツトを物理アドレ
ス変換回路４におけるＦＡＲ変換の検索アドレスとする
。いま、上位ビット６Ｕ＝”０１０”で示される２５６
メガバイト単位のアドレス空間について、６Ｌ１ビツト
が“０”ならばＦＡＲ変換の検索アドレスは０１００”
であり、ＦＡＲ変換した出力ビット４Ｕは“１１１”と
なる。これにより、記憶装置３ａにおける物理アドレス
７ａが生成される。また、同じく、上位ビット６Ｕ＝”
０１０”で示される２５６メガバイト単位のアドレス空
間について、６Ｌ１ビツトが′１′″ならばＦＡＲ変換
の検索アドレスは“０１０１”となり、ＦＡＲ変換した
出力ビット４Ｕは“００１”となる。これにより、記憶
表［３ｂにおける物理アドレス７ｂが生成される。すな
わち、実アドレスｌａの上位ビット６Ｕでアドレス付け
された２５６メガバイトアドレス空間に対して、６Ｌ１
のビットにより、それぞれの記憶装置３ａ、３ｂの物理
アドレス７ａ、）ｂに振り分けた物理アドレスに変換す
る。

また、第３図は、第２図のアドレス変換動作に対応して
各記憶装置内の記憶領域のアドレス位置を示すアドレス
マツプを示す図である。第２図のアドレス変換動作で説
明したように、この場合には、各記憶装置のアドレスシ
ェア単位（３２メガバイト）を１ページと定義し、この
ページ単位に実アドレスから物理アドレスにアドレス変
換がなされる。すなわち、実アドレス１ａの上位ビット
６Ｕ＝”０１０”の内の第Ｏページの物理アドレス“０
１００ＯＯＸ・・・Ｘ”は、ＦＡＲ変換により、記憶表
［３ａにおける物理アドレス空間（７ａ）の４Ｕ＝”１
１１”の内の物理アドレス“１１１００×・・・Ｘ”に
アドレス変換される。また、実アドレス１ａの上位ビッ
ト６Ｕ＝”０１０”の内の第１ページの物理アドレス“
０１００ＯＩＸ・・・×”アドレスは、ＦＡＲ変換によ
り、記憶装置３ｂにおける物理アドレス空間（７ｂ）の
４Ｕ＝”００１”内の物理アドレス“０Ｏ１００Ｘ・・
・Ｘ″にアドレス変換される。以下、同様にして、第２
ページ〜第７ページについても、各々の記憶装置におけ
る上位ビット４Ｕ＝“００１　”または“１１１”によ
って、物理アドレスに変換されて、各々の記憶装置３ａ
および３ｂに対しては、奇数ページおよび偶数ページの
１２８メガバイトのアドレス空間に振り分けられて、Ｆ
ＡＲ変換される。

以上、説明したように、本実施例においては、まず、２
台の記憶装置３ａ、３ｂに対する選択起動をＦＡＲ変換
と並行して行うので、ＦＡＲ変換後の物理アドレスによ
って、複数の記憶装置を選択起動させる従来の方式より
、記憶表［３ａ、３ｂを高速にアクセスできる。また、
物理アドレス変換回路のアドレス変換データを任意に設
定することにより、各々の記憶装置に対する任意のＦＡ
Ｒ変換単位（１２８メガバイト）を組合せて、ＦＡＲ変
換単位より小容量のページ単位（３２メガバイト）に各
記憶装置をアドレスシェアできるので、各記憶装置の構
成の自由度が高く、かつ各々の記憶装置に対する全体の
アクセスを分散させてトータルスループットを向上でき
る。

このように、物理アドレス変換回路４におけるアドレス
変換データの設定を変更することにより、実アドレスか
ら物理アドレスに変更する物理アドレスを変更すること
ができる。これは、主記憶装置を構成する複数の記憶装
置の一部に障害が発生した場合、障害が発生した一部の
記憶装置を切り離して縮退運転を行う場合に適用するこ
とができる。この場合のアドレス変換データを変更する
処理の例を、第４ａ図および第４ｂ図により説明する。

第４ａ図において、記憶装置３ａ（物理アドレス７ａ）
におけるＦＡＲ変換単位の物理アドレス”　１１１　″
の有効データＣを記憶装置３ｂ（物理アドレスフｂ）の
ＦＡＲ変換単位の物理アドレス”０１０”に転送し、物
理アドレス変換回路４のアドレス変換データ４ａを’１
１１”からｌ／　０１０″に書き替える。この結果、物
理アドレス変換回路４のアドレス変換データは、第４ｂ
図に示すようになる。これにより、容易に有効データＣ
の格納位置を記憶装置３ａから記憶装置３ｂに再編成で
きる。この場合、各記憶装置を選択する記憶装置選択起
動回路５（第１図）は６Ｌ１の値と無関係に記憶装置３
ｂを選択する。

このように、本実施例のメモリアドレス変換方式を用い
れば、主記憶装置を構成する各記憶装置の再編成（縮退
）が可能であることから、システムの運転を中止するこ
となく記憶装置３ｂのみの縮退状態の運転を続行させ、
記憶装置３ａをシステムから切り離して容易に保守がで
きる。

以上１本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、アクセスする
記憶装置の選択を物理アドレス変換と並行してできるの
で、記憶装置を高速アクセスできる。

また、各記憶装置を小容量単位でアクセスを分散してメ
モリアクセスが行えるので、主記憶袋ｂＹのトータルス
ループットを向上できる。記憶装置小容量単位のアドレ
スシェアが各記憶装置内の任意の物理アドレス変換単位
を組合せて実行できるため、故障の存在する物理アドレ
ス変換単位のみ切り離して記憶装置を再編成する等の信
頼性および保守性のよいシステムを実現できる。

更に１本発明のアドレッシング方式によれば、各記憶装
置間で容易にデータの再編成ができるため、システムの
運転を中止することなく、記憶装置を縮退状態で運転続
行させて、容易に記憶装置等の保守できる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる情報処理システム
の要部の構成を示すブロック図。 第２図は、本実施例にかかるアドレス変換動作を説明す
る説明図、 第３図は、アドレス変換動作に対応して各記憶装置内の
記憶領域のアドレス位置を示すアドレスマツプを示す図
、 第４ａ図および第４ｂ図は、一部の記憶装置を切り離し
て縮退運転を行う場合のアドレス変換データを変更する
処理の例を説明する図、第５図は、記憶装置における物
理アドレス変換の一例を示す説明図、 第６図は、記憶装置における物理アドレス変換の他の一
例を示す説明図である。 図中、１・・・処理装置、２・・・記憶制御装置、３−
１゜主記憶装置、４・・・物理アドレス変換回路、５・
・・記憶装置選択起動回路、６・・・実アドレスレジス
タ、７・・・物理アドレスレジスタ。 彌１回

Claims (1)

1. 【特許請求の範囲】 １、メモリをアクセスする実アドレスを送出する処理装
   置と、複数個の記憶装置で構成される主記憶装置とを有
   する情報処理システムにおいて、処理装置からの実アド
   レスの上位ビットを変換して複数の各記憶装置に対する
   物理アドレスに変換するアドレス変換回路を備え、実ア
   ドレスの中位ビットの一部を用いて各記憶装置を選択し
   、アドレス変換回路を用いて実アドレスから複数個の各
   記憶装置に対する物理アドレスへの変換を行い、処理装
   置から主記憶装置のメモリをアクセスする実アドレスを
   複数の各記憶装置に振り分けてアクセスすることを特徴
   とするメモリアドレス変換方式。 ２、前記特許請求の範囲第１項に記載のメモリアドレス
   変換方式において、アドレス変換回路を記憶制御装置に
   備え、実アドレスの上位ビットを変換して複数の各記憶
   装置に対する物理アドレスに変換するアドレス変換を行
   い、前記上位ビットの変換単位より下位のビットでかつ
   記憶装置に対する１回のリクエスト単位のＮ倍となるビ
   ットのアドレスビットを用いて各記憶装置を選択して行
   い、実アドレスの上位ビットを変換して物理アドレスに
   変換する際、上記アドレスビットをテーブル変換の検索
   ビットの中にも入れることを特徴とするメモリアドレス
   変換方式。