JPH0266659A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH0266659A JPH0266659A JP63217947A JP21794788A JPH0266659A JP H0266659 A JPH0266659 A JP H0266659A JP 63217947 A JP63217947 A JP 63217947A JP 21794788 A JP21794788 A JP 21794788A JP H0266659 A JPH0266659 A JP H0266659A
- Authority
- JP
- Japan
- Prior art keywords
- control memory
- address
- microprogram
- control
- microinstruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
文血欠ヱ
本発明はマイクロプログラム制御装置に関し、特に制御
記憶に格納されたマイクロ命令によりマイクログロダラ
ム処理を行うマイクロプログラム制御装置に関する。
記憶に格納されたマイクロ命令によりマイクログロダラ
ム処理を行うマイクロプログラム制御装置に関する。
良氷並韮
従来、この種のマイクロプログラム制御装置においては
、制御記憶からの読出しデータに誤りが検出された場合
、この誤りが訂正可能な誤りであれば訂正し、訂正不可
能な誤りであれば制御記憶からの再読出しを行って正し
いデータを確保するようになっている。
、制御記憶からの読出しデータに誤りが検出された場合
、この誤りが訂正可能な誤りであれば訂正し、訂正不可
能な誤りであれば制御記憶からの再読出しを行って正し
いデータを確保するようになっている。
このような従来のマイクロプログラム制御装置では、制
御記憶からの読出しデータにおいて検出された誤りが訂
正不可能な誤りであれば制御記憶からの再読出しを行っ
ているが、制御記憶に固定障害が発生した場合には、制
御記憶から再読出し・されたデータにおいても訂正不可
能な誤りが検出されるので、この誤りに対する回復処理
が不可能となり、マイクロプログラム処理を続行するこ
とができないという欠点がある。
御記憶からの読出しデータにおいて検出された誤りが訂
正不可能な誤りであれば制御記憶からの再読出しを行っ
ているが、制御記憶に固定障害が発生した場合には、制
御記憶から再読出し・されたデータにおいても訂正不可
能な誤りが検出されるので、この誤りに対する回復処理
が不可能となり、マイクロプログラム処理を続行するこ
とができないという欠点がある。
九肌二旦追
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、制御記憶に固定障害が発生した場合でも
マイクロプログラム処理を続行することができるマイク
ロプログラム制御装置の提供を目的とする。
されたもので、制御記憶に固定障害が発生した場合でも
マイクロプログラム処理を続行することができるマイク
ロプログラム制御装置の提供を目的とする。
及１しυ」戊
本発明によるマイクロプログラム制御装置は、複数のマ
イクロ命令が記憶された第１の制御記憶を含むマイクロ
プログラム制御装置であって、前記第１の制御記憶のア
ドレス情報と、該アドレス情報に対応する前記第１の制
御記憶に記憶されたマイクロ命令とを記憶する第２の制
御記憶と、前記第１の制御記憶から読出された前記マイ
クロ命令において訂正不可能な誤りを検出する検出手段
と、前記第１の制御記憶へのアドレスと、該アドレスに
より前記第２の制御記憶から読出された前記アドレス情
報とを比較する比較手段と、前記第１および前記第２の
制御記憶から読出されたマイクロ命令のうち一方を選択
する選択手段と、前記検出手段により前記訂正不可能な
誤りが検出され、前記比較手段の比較結果が一致を示し
たとき、前記選択手段において前記第２の制御記憶から
読出された前記マイクロ命令を選択するよう制御する制
御手段とを有することを特徴とする。
イクロ命令が記憶された第１の制御記憶を含むマイクロ
プログラム制御装置であって、前記第１の制御記憶のア
ドレス情報と、該アドレス情報に対応する前記第１の制
御記憶に記憶されたマイクロ命令とを記憶する第２の制
御記憶と、前記第１の制御記憶から読出された前記マイ
クロ命令において訂正不可能な誤りを検出する検出手段
と、前記第１の制御記憶へのアドレスと、該アドレスに
より前記第２の制御記憶から読出された前記アドレス情
報とを比較する比較手段と、前記第１および前記第２の
制御記憶から読出されたマイクロ命令のうち一方を選択
する選択手段と、前記検出手段により前記訂正不可能な
誤りが検出され、前記比較手段の比較結果が一致を示し
たとき、前記選択手段において前記第２の制御記憶から
読出された前記マイクロ命令を選択するよう制御する制
御手段とを有することを特徴とする。
夫監ヨ
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例によるマイクロプロ
グラム制御装置では、通常、信号線１０２を介して入力
されるアドレスレジスタ２からの出力信号の内容により
制御記憶アドレス生成回路１０で次に実行するマイクロ
プログラムアドレスが生成され、このマイクロプログラ
ムアドレスか信号線１１４を介して制御記憶１に供給さ
れてアドレッシングされる。
る０図において、本発明の一実施例によるマイクロプロ
グラム制御装置では、通常、信号線１０２を介して入力
されるアドレスレジスタ２からの出力信号の内容により
制御記憶アドレス生成回路１０で次に実行するマイクロ
プログラムアドレスが生成され、このマイクロプログラ
ムアドレスか信号線１１４を介して制御記憶１に供給さ
れてアドレッシングされる。
このアドレッシングにより制御記憶１から読出された出
力データは信号線１０１と選択回路８とを介してマイク
ロ命令レジスタ５に格納される。
力データは信号線１０１と選択回路８とを介してマイク
ロ命令レジスタ５に格納される。
マイクロ命令レジスタ５に格納された内容は信号線１１
０を介して訂正不可能な誤り検出回路（以下検出回路と
する）６に出力され、検出回路６で訂正不可能な誤りが
ないかどうかチエツクされる。
０を介して訂正不可能な誤り検出回路（以下検出回路と
する）６に出力され、検出回路６で訂正不可能な誤りが
ないかどうかチエツクされる。
検出回路６で訂正不可能な誤りが検出されると、信号ｇ
１１１上に出力される検出回路６からの出力１２号が
“１”となる。
１１１上に出力される検出回路６からの出力１２号が
“１”となる。
検出回路６からの出力信号が“１”のとき、マイクロ命
令レジスタ５に格納されているマイクロプログラムの実
行は抑止され、アドレスレジスタ２およびマイクロ命令
レジスタ５の内容は保持される。
令レジスタ５に格納されているマイクロプログラムの実
行は抑止され、アドレスレジスタ２およびマイクロ命令
レジスタ５の内容は保持される。
また、検出回路６からの出力信号が“１”になるとフラ
グ７に“１″がセットされ、信号線１１２上に出力され
るフラグ７からの出力信号が“１”となる、これにより
、信号線１０９上に出力されるアンドゲート９からの出
力信号が“１′となって、選択回路８では信号線１０５
を介して入力される制御記憶３からの出力データを選択
してマイクロ命令レジスタ５に出力する。
グ７に“１″がセットされ、信号線１１２上に出力され
るフラグ７からの出力信号が“１”となる、これにより
、信号線１０９上に出力されるアンドゲート９からの出
力信号が“１′となって、選択回路８では信号線１０５
を介して入力される制御記憶３からの出力データを選択
してマイクロ命令レジスタ５に出力する。
すなわち、アドレスレジスタ２には検出回路６で訂正不
可能な誤りが検出されたときにマイクロ命令レジスタ５
に保持されたデータが格納されていた制御記憶１のアド
レスが保持されており、このアドレスの上位ビットが信
号線１０３を介して制御記憶３に供給されてアドレッシ
ングされる。
可能な誤りが検出されたときにマイクロ命令レジスタ５
に保持されたデータが格納されていた制御記憶１のアド
レスが保持されており、このアドレスの上位ビットが信
号線１０３を介して制御記憶３に供給されてアドレッシ
ングされる。
このアドレッシングにより制御記憶３から読出されて信
号線１０６ ヒに出力される有効ビットが“１”のとき
に、信号線１０４を介して入力されるアドレスレジスタ
２に保持されたアドレスの下位ビットと、制御記憶３か
ら読出されて信号線１０７を介して入力されるマイクロ
プログラムアドレスの下位ビットとが比較器４で比較さ
れる。
号線１０６ ヒに出力される有効ビットが“１”のとき
に、信号線１０４を介して入力されるアドレスレジスタ
２に保持されたアドレスの下位ビットと、制御記憶３か
ら読出されて信号線１０７を介して入力されるマイクロ
プログラムアドレスの下位ビットとが比較器４で比較さ
れる。
比較器４での比較結果が一致を示すときには、信号線１
０８上に出力される比較器４からの出力信号が′１”と
なり、比較結果が不一致を示すときおよび制御記憶３か
らの有効ビットが′０″のときには、信号線１０８上に
出力される比較器４からの出力信号が°゛０”となる。
０８上に出力される比較器４からの出力信号が′１”と
なり、比較結果が不一致を示すときおよび制御記憶３か
らの有効ビットが′０″のときには、信号線１０８上に
出力される比較器４からの出力信号が°゛０”となる。
比較器４からの出力信号が“１”であれば、制御記憶３
から信号線１０５上には正当なデータが出力されている
ので、フラグ７からアンドゲート９に“１″が出力され
ていれば、選択回路８では制御記憶３から読出されたマ
イクロプログラムが選択され、このマイクロプログラム
がロード制御回路１１の制御により訂正不可能な誤りが
検出されたデータのかわりにマイクロ命令レジスタ５に
格納される。よって、制御記憶３から読出された正当な
マイクロプログラムによりマイクロプログラム処理が続
行される。
から信号線１０５上には正当なデータが出力されている
ので、フラグ７からアンドゲート９に“１″が出力され
ていれば、選択回路８では制御記憶３から読出されたマ
イクロプログラムが選択され、このマイクロプログラム
がロード制御回路１１の制御により訂正不可能な誤りが
検出されたデータのかわりにマイクロ命令レジスタ５に
格納される。よって、制御記憶３から読出された正当な
マイクロプログラムによりマイクロプログラム処理が続
行される。
また、比較器４からの出力信号が“０”であれば、制御
記憶３から信号線１０５上には期待するデータが出力さ
れていないので、フラグ７からアンドゲート９に“１”
が出力され、選択回路８で制御記憶３から読出されたマ
イクロプログラムが選択されても、ロード制御回路１１
がマイクロ命令レジスタ５にロード指示を出力すること
はない。
記憶３から信号線１０５上には期待するデータが出力さ
れていないので、フラグ７からアンドゲート９に“１”
が出力され、選択回路８で制御記憶３から読出されたマ
イクロプログラムが選択されても、ロード制御回路１１
がマイクロ命令レジスタ５にロード指示を出力すること
はない。
このとき、不一致検出回路１２は一比較器４からの出力
信号が“０″であるので、制御記＝ｔｉ１３に必要とす
るマイクロプログラムが存在しないことを検出し、信号
線１１３を介してタロツク制御回路１３にクロック停止
の指示を行うとともに、図示せぬ診断装置に対して不一
致検出回路１２で制御記憶３に必要とするマイクロプロ
グラムが存在しないことが検出されたエントリの入替え
要求を出力する。
信号が“０″であるので、制御記＝ｔｉ１３に必要とす
るマイクロプログラムが存在しないことを検出し、信号
線１１３を介してタロツク制御回路１３にクロック停止
の指示を行うとともに、図示せぬ診断装置に対して不一
致検出回路１２で制御記憶３に必要とするマイクロプロ
グラムが存在しないことが検出されたエントリの入替え
要求を出力する。
診断装置ではこの入替え要求を受取ると、アドレスレジ
スタ２に保持された内容を読出し、その内容から必要な
マイクロプログラムと、制御記憶３の有効ピッ１〜を“
１″にするデータと、アドレスレジスタ２に保持された
アドレスの下位ビットとを一つのエントリとして制御記
＋Ｉ３に出力し、このエントリをアドレスレジスタ２に
保持されたアドレスの上位ビットで指定される制御記憶
３のアドレスに格納してから、マイクロプログラム制御
装置のクロックをスタートさせる。これにより、マイク
ロプログラム制御装置におけるマイクロプログラム処理
の続行が可能となる。
スタ２に保持された内容を読出し、その内容から必要な
マイクロプログラムと、制御記憶３の有効ピッ１〜を“
１″にするデータと、アドレスレジスタ２に保持された
アドレスの下位ビットとを一つのエントリとして制御記
＋Ｉ３に出力し、このエントリをアドレスレジスタ２に
保持されたアドレスの上位ビットで指定される制御記憶
３のアドレスに格納してから、マイクロプログラム制御
装置のクロックをスタートさせる。これにより、マイク
ロプログラム制御装置におけるマイクロプログラム処理
の続行が可能となる。
このように、検出回路６で制御記憶１から読出された出
力データに訂正不可能な誤りが検出され、比較器４で該
出力データが読出されたときのアドレスの下位ピントと
該アドレスで制御記憶３から読出されたアドレスの下位
ビットとの一致が検出されたときに、制御記憶３から読
出されたマイクロプログラムを選択回路８で選択するよ
うにすることによって、制御記憶１に固定障害が発生し
てもマイクロプログラム処理を続行させることができる
。
力データに訂正不可能な誤りが検出され、比較器４で該
出力データが読出されたときのアドレスの下位ピントと
該アドレスで制御記憶３から読出されたアドレスの下位
ビットとの一致が検出されたときに、制御記憶３から読
出されたマイクロプログラムを選択回路８で選択するよ
うにすることによって、制御記憶１に固定障害が発生し
てもマイクロプログラム処理を続行させることができる
。
発明の詳細
な説明したように本発明は、複数のマイクロ命令が記憶
されている第１の制御記憶のアドレス・情報と、該アド
レス情報に対応する第１の制御記憶に記憶されたマイク
ロ命令とを記憶する第２の制御記憶を設け、第１の制御
記憶から読出されたマイクロ命令において訂正不可能な
誤りが検出され、第１の制御記憶へのアドレスと該アド
レスにより第２の制御記憶から読出されたアドレス情報
との比較結果が一致を示したとき、第２の制御記憶から
読出されたマイクロ命令を選択するよう制御することに
より、制御記憶に固定障害が発生した場合でもマイクロ
プログラム処理を続行することができるという効果があ
る。
されている第１の制御記憶のアドレス・情報と、該アド
レス情報に対応する第１の制御記憶に記憶されたマイク
ロ命令とを記憶する第２の制御記憶を設け、第１の制御
記憶から読出されたマイクロ命令において訂正不可能な
誤りが検出され、第１の制御記憶へのアドレスと該アド
レスにより第２の制御記憶から読出されたアドレス情報
との比較結果が一致を示したとき、第２の制御記憶から
読出されたマイクロ命令を選択するよう制御することに
より、制御記憶に固定障害が発生した場合でもマイクロ
プログラム処理を続行することができるという効果があ
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １．３・・・・・・制御記憶 ４・・・・・・比較器
２・・・・・・アドレスレジスタ ５・・・・・・マイクロ命令レジスタ ６・・・・・・訂正不可能な誤り検出回路。 ８・・・・・・選択回路 １１・・・・・・ロード制御回路 １２・・・・・・不一致検出回路
る。 主要部分の符号の説明 １．３・・・・・・制御記憶 ４・・・・・・比較器
２・・・・・・アドレスレジスタ ５・・・・・・マイクロ命令レジスタ ６・・・・・・訂正不可能な誤り検出回路。 ８・・・・・・選択回路 １１・・・・・・ロード制御回路 １２・・・・・・不一致検出回路
Claims (1)
- （１）複数のマイクロ命令が記憶された第１の制御記憶
を含むマイクロプログラム制御装置であって、前記第１
の制御記憶のアドレス情報と、該アドレス情報に対応す
る前記第１の制御記憶に記憶されたマイクロ命令とを記
憶する第２の制御記憶と、前記第１の制御記憶から読出
された前記マイクロ命令において訂正不可能な誤りを検
出する検出手段と、前記第１の制御記憶へのアドレスと
、該アドレスにより前記第２の制御記憶から読出された
前記アドレス情報とを比較する比較手段と、前記第１お
よび前記第２の制御記憶から読出されたマイクロ命令の
うち一方を選択する選択手段と、前記検出手段により前
記訂正不可能な誤りが検出され、前記比較手段の比較結
果が一致を示したとき、前記選択手段において前記第２
の制御記憶から読出された前記マイクロ命令を選択する
よう制御する制御手段とを有することを特徴とするマイ
クロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217947A JPH0266659A (ja) | 1988-08-31 | 1988-08-31 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217947A JPH0266659A (ja) | 1988-08-31 | 1988-08-31 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0266659A true JPH0266659A (ja) | 1990-03-06 |
Family
ID=16712200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217947A Pending JPH0266659A (ja) | 1988-08-31 | 1988-08-31 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0266659A (ja) |
-
1988
- 1988-08-31 JP JP63217947A patent/JPH0266659A/ja active Pending
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