JPH0460844A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH0460844A JPH0460844A JP2171836A JP17183690A JPH0460844A JP H0460844 A JPH0460844 A JP H0460844A JP 2171836 A JP2171836 A JP 2171836A JP 17183690 A JP17183690 A JP 17183690A JP H0460844 A JPH0460844 A JP H0460844A
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- 238000001514 detection method Methods 0.000 claims abstract description 27
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000010365 information processing Effects 0.000 description 7
- 230000005764 inhibitory process Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理におけるマイクロプログラムの誤り訂
正に利用する。本発明はマイクロプログラムによって制
御される情報処理装置におけるマイクロプログラム制御
装置に関する。
正に利用する。本発明はマイクロプログラムによって制
御される情報処理装置におけるマイクロプログラム制御
装置に関する。
本発明はマイクロプログラムにより制御される情報処理
装置におけるマイクロプログラム制御装置において、 マイクロ命令と、そのマイクロ命令の次に実行されるア
ドレスとに対して生成された誤りコードを用いて誤り検
出およびその誤りの訂正を行うことにより、 マイクロ命令の実行順序の正当性を保証するとともに、
次に実行されるマイクロ命令を読出す前にアドレスの誤
りを訂正できるようにしたものである。
装置におけるマイクロプログラム制御装置において、 マイクロ命令と、そのマイクロ命令の次に実行されるア
ドレスとに対して生成された誤りコードを用いて誤り検
出およびその誤りの訂正を行うことにより、 マイクロ命令の実行順序の正当性を保証するとともに、
次に実行されるマイクロ命令を読出す前にアドレスの誤
りを訂正できるようにしたものである。
一般に、この種の情報処理装置のマイクロプログラム制
御装置にふける誤り訂正には、情報処理Ｖｏｗ、２３Ｎ
α４ 「誤り検出・訂正符号の応用」 （藤原英二、金
田重部共著 社団法人情報処理学会）に示されるように
ＥＣＣ方式が採用されている。
御装置にふける誤り訂正には、情報処理Ｖｏｗ、２３Ｎ
α４ 「誤り検出・訂正符号の応用」 （藤原英二、金
田重部共著 社団法人情報処理学会）に示されるように
ＥＣＣ方式が採用されている。
従来、ＥＣＣ方式を採用したマイクロプログラム制御装
置は、例えば特公昭６２−０２７４１７に示されるよう
に、マイクロ命令語に誤り訂正コードを付加して記憶す
る制御メモリを設け、さらに、その制御メモリの読出し
出力と、その内容の読出しアドレスを保持するマイクロ
アドレスレジスタの出力を対象とした誤り訂正手段を設
け、マイクロアドレスレジスタと制御メモリの読出し出
力との双方に対して誤り検出訂正を行う技術がある。
置は、例えば特公昭６２−０２７４１７に示されるよう
に、マイクロ命令語に誤り訂正コードを付加して記憶す
る制御メモリを設け、さらに、その制御メモリの読出し
出力と、その内容の読出しアドレスを保持するマイクロ
アドレスレジスタの出力を対象とした誤り訂正手段を設
け、マイクロアドレスレジスタと制御メモリの読出し出
力との双方に対して誤り検出訂正を行う技術がある。
この技術によれば、マイクロアドレスレジスタの出力と
異なる制御メモリのアドレスを読出した場合にも誤りが
検出されるため、制御メモリから読出される内容を保証
することができ、マイクロプログラムによって制御され
る情報処理装置の信頼性は大幅に改善される。
異なる制御メモリのアドレスを読出した場合にも誤りが
検出されるため、制御メモリから読出される内容を保証
することができ、マイクロプログラムによって制御され
る情報処理装置の信頼性は大幅に改善される。
上述した従来のマイクロプログラム制御装置は、制御メ
モリから読出された内容と、その読出しアドレスを保持
したマイクロアドレスレジスタの出力とによって誤りの
検出を行っているので、マイクロアドレスレジスタを更
新するための加算器や、次の読出しアドレスを選択する
切替器などの故障によって制御メモリの読出しアドレス
を誤った場合に、誤った読出しアドレスに従って制御メ
モリからマイクロ命令を読出してしまい、その誤りが検
出されない欠点がある。
モリから読出された内容と、その読出しアドレスを保持
したマイクロアドレスレジスタの出力とによって誤りの
検出を行っているので、マイクロアドレスレジスタを更
新するための加算器や、次の読出しアドレスを選択する
切替器などの故障によって制御メモリの読出しアドレス
を誤った場合に、誤った読出しアドレスに従って制御メ
モリからマイクロ命令を読出してしまい、その誤りが検
出されない欠点がある。
さらに、読出しアドレスの誤りが１マシンサイクル内の
早い時点で生じ、制御メモリの読出しが誤りアドレスに
従って実施された場合には制御メモリからの出力が誤り
アドレスに一致してしまい結果として誤りを検出できな
い欠点がある。
早い時点で生じ、制御メモリの読出しが誤りアドレスに
従って実施された場合には制御メモリからの出力が誤り
アドレスに一致してしまい結果として誤りを検出できな
い欠点がある。
本発明はこのような問題を解決するもので、マイクロ命
令の実行順序の正当性を保証し、実行されるマイクロ命
令を読出す前にアドレスの誤りを訂正することができる
装置を提供することを目的とする。
令の実行順序の正当性を保証し、実行されるマイクロ命
令を読出す前にアドレスの誤りを訂正することができる
装置を提供することを目的とする。
本発明は、次に実行されるマイクロ命令のアドレスに対
して生成された誤り訂正コードが付加されたマイクロ命
令を記憶する制御メモリと、この制御メモリから読出し
たマイクロ命令のアドレスを保持するマイクロアドレス
レジスタと、前記制御メモリから読出したマイクロ命令
を一時保持するマイクロ命令レジスタと、このマイクロ
命令レジスタに保持されたマイクロ命令を解読し演算器
に送出するデコーダと、前記マイクロアドレスレジスタ
の出力を対象として誤り訂正を行う誤り訂正回路とを備
えたマイクロプログラム制御装置において、前記誤り訂
正回路に代えて、前記マイクロ命令レジスタおよび前記
マイクロアドレスレジスタの出力を入力とし、誤りを検
出したときにその誤りを訂正して前記デコーダに送出す
る誤り検出訂正回路を備えたことを特徴とする。
して生成された誤り訂正コードが付加されたマイクロ命
令を記憶する制御メモリと、この制御メモリから読出し
たマイクロ命令のアドレスを保持するマイクロアドレス
レジスタと、前記制御メモリから読出したマイクロ命令
を一時保持するマイクロ命令レジスタと、このマイクロ
命令レジスタに保持されたマイクロ命令を解読し演算器
に送出するデコーダと、前記マイクロアドレスレジスタ
の出力を対象として誤り訂正を行う誤り訂正回路とを備
えたマイクロプログラム制御装置において、前記誤り訂
正回路に代えて、前記マイクロ命令レジスタおよび前記
マイクロアドレスレジスタの出力を入力とし、誤りを検
出したときにその誤りを訂正して前記デコーダに送出す
る誤り検出訂正回路を備えたことを特徴とする。
前記誤り検出訂正回路は、誤りを検出したときにマイク
ロ命令の実行を抑止する手段を含み、前記マイクロアド
レスレジスタおよび前記マイクロ命令レジスタは、前記
誤り検出訂正回路の出力にしたがって保持した内容の誤
りを訂正する手段を含むことが望ましい。
ロ命令の実行を抑止する手段を含み、前記マイクロアド
レスレジスタおよび前記マイクロ命令レジスタは、前記
誤り検出訂正回路の出力にしたがって保持した内容の誤
りを訂正する手段を含むことが望ましい。
Ｃ作用〕
次に実行されるマイクロ命令のアドレスに対して生成さ
れた誤り訂正コードをマイクロ命令に付加した内容と読
出しアドレスとを入力し、誤りがあるか否かを検出し、
誤りが検出されたときにマイクロ命令の実行を抑止して
誤りの訂正を行い、誤り訂正が完了したときに、マイク
ロプログラム制御の抑止を解除してマイクロ命令による
制御を実行する。
れた誤り訂正コードをマイクロ命令に付加した内容と読
出しアドレスとを入力し、誤りがあるか否かを検出し、
誤りが検出されたときにマイクロ命令の実行を抑止して
誤りの訂正を行い、誤り訂正が完了したときに、マイク
ロプログラム制御の抑止を解除してマイクロ命令による
制御を実行する。
これにより、マイクロ命令の実行順序の正当性を保証す
ることができるとともに、次に実行されるマイクロ命令
を制御メモリから読出す前にマイクロ命令のアドレスの
誤りを訂正することができ、さらに制御メモリから読出
すアドレスを生成する回路の故障モードによるアドレス
生成不正障害をも検出し訂正して動作を継続させること
ができる。
ることができるとともに、次に実行されるマイクロ命令
を制御メモリから読出す前にマイクロ命令のアドレスの
誤りを訂正することができ、さらに制御メモリから読出
すアドレスを生成する回路の故障モードによるアドレス
生成不正障害をも検出し訂正して動作を継続させること
ができる。
次に、本発明実施例を図面に基づいて説明する。
第１図は本発明実施例の構成を示すブロック図である。
本発明実施例は、次に実行されるマイクロ命令のアドレ
スに対して生成された誤り訂正コードが付加されたマイ
クロ命令を記憶する制御メモリ１と、この制御メモリ１
から読出したマイクロ命令のアドレスを保持するマイク
ロアドレスレジスタ２と、制御メモリ１から読出したマ
イクロ命令を一時保持するマイクロ命令レジスタ３と、
このマイクロ命令レジスタ３に保持されたマイクロ命令
を解読し演算器１０に送出するデコーダ９とを備え、さ
らに、本発明の特徴として、マイクロ命令レジスタ３お
よびマイクロアドレスレジスタ２の出力を入力とし、誤
りを検出したときにその誤りを訂正してデコーダ９に送
出する誤り検出訂正回路４を備え、この誤り検出訂正回
路４には、誤りを検出したときにマイクロ命令の実行を
抑止する手段を含み、マイクロアドレスレジスタ２およ
びマイクロ命令レジスタ３には、誤り検出訂正回路４の
出力にしたがって保持した内容の誤りを訂正する手段を
含む。
スに対して生成された誤り訂正コードが付加されたマイ
クロ命令を記憶する制御メモリ１と、この制御メモリ１
から読出したマイクロ命令のアドレスを保持するマイク
ロアドレスレジスタ２と、制御メモリ１から読出したマ
イクロ命令を一時保持するマイクロ命令レジスタ３と、
このマイクロ命令レジスタ３に保持されたマイクロ命令
を解読し演算器１０に送出するデコーダ９とを備え、さ
らに、本発明の特徴として、マイクロ命令レジスタ３お
よびマイクロアドレスレジスタ２の出力を入力とし、誤
りを検出したときにその誤りを訂正してデコーダ９に送
出する誤り検出訂正回路４を備え、この誤り検出訂正回
路４には、誤りを検出したときにマイクロ命令の実行を
抑止する手段を含み、マイクロアドレスレジスタ２およ
びマイクロ命令レジスタ３には、誤り検出訂正回路４の
出力にしたがって保持した内容の誤りを訂正する手段を
含む。
誤り検出訂正回路４は信号線４０および４１を介して切
替器６および８に接続され、切替器６は加算器５および
マイクロアドレスレジスタ２に［１され、マイクロアド
レスレジスタ２は切替器７を介して誤り検出訂正回路４
に接続される。
替器６および８に接続され、切替器６は加算器５および
マイクロアドレスレジスタ２に［１され、マイクロアド
レスレジスタ２は切替器７を介して誤り検出訂正回路４
に接続される。
また、誤り検出訂正回路４は信号線４２を介してデコー
ダ９に接続され、マイクロ命令レジスタ３は信号線３０
を介して切替器７に接続され、デコーダ９は制御信号３
１を介して切替器７に接続される。
ダ９に接続され、マイクロ命令レジスタ３は信号線３０
を介して切替器７に接続され、デコーダ９は制御信号３
１を介して切替器７に接続される。
制御メモリ１はマイクロ命令とそのマイクロ命令の次に
実行されるアドレスに対して生成された誤り訂正コード
をそのマイクロ命令に付加して記憶する。マイクロアド
レスレジスタ２は制御メモリ１の読出しアドレス＋１を
保持する。切替器７はマイクロ命令レジスタ３に保持さ
れたマイクロ命令が分岐命令である場合には信号線３０
を選択し、他の命令の場合にはマイクロアドレスレジス
タ２を選択する。
実行されるアドレスに対して生成された誤り訂正コード
をそのマイクロ命令に付加して記憶する。マイクロアド
レスレジスタ２は制御メモリ１の読出しアドレス＋１を
保持する。切替器７はマイクロ命令レジスタ３に保持さ
れたマイクロ命令が分岐命令である場合には信号線３０
を選択し、他の命令の場合にはマイクロアドレスレジス
タ２を選択する。
加算器５は制御メモリ１を読出したアドレスを更新して
次に読出すアドレスを求めるためのもので切替器７の出
力に対して、例えば１を加算する。
次に読出すアドレスを求めるためのもので切替器７の出
力に対して、例えば１を加算する。
切替器６は通常は加算器５を選択し、制御メモリ１の読
出しアドレスおよび制御メモリ１の出力に誤りがあった
場合にのみ信号線４０を選択する。切替器８は通常は制
御メモリ１の出力を選択し、上述の誤りがあった場合に
のみ信号線４１を選択する。
出しアドレスおよび制御メモリ１の出力に誤りがあった
場合にのみ信号線４０を選択する。切替器８は通常は制
御メモリ１の出力を選択し、上述の誤りがあった場合に
のみ信号線４１を選択する。
切替器８の出力はマイクロ命令レジスタ３へ送出される
。さらに、このマイクロ命令レジスタ３の出力はデコー
ダ９で解読され、これにより切替器７を制御する制御信
号３１と演算器１０を制御する制御信号とを発生する。
。さらに、このマイクロ命令レジスタ３の出力はデコー
ダ９で解読され、これにより切替器７を制御する制御信
号３１と演算器１０を制御する制御信号とを発生する。
誤り検出訂正回路４は上述の切替器７およびマイクロ命
令レジスタ３を人力として動作する。誤り検出訂正回路
４によって誤りが検出された場合、誤り訂正の結果は信
号線４０．４１によって切替器６と切替器８とに入力す
る。同時に、誤り検出訂正回路４は信号線４２によって
動作抑止信号を出力しデコーダ９の動作を抑止する。
令レジスタ３を人力として動作する。誤り検出訂正回路
４によって誤りが検出された場合、誤り訂正の結果は信
号線４０．４１によって切替器６と切替器８とに入力す
る。同時に、誤り検出訂正回路４は信号線４２によって
動作抑止信号を出力しデコーダ９の動作を抑止する。
マイクロアドレスレジスタ２およびマイクロ命令レジス
タ３への誤り訂正の結果の格納が完了すると、誤りによ
るマイクロプログラム制御の抑止が解除され、マイクロ
命令による制御が行われる。
タ３への誤り訂正の結果の格納が完了すると、誤りによ
るマイクロプログラム制御の抑止が解除され、マイクロ
命令による制御が行われる。
次に、本発明実施例のマイクロプログラム制御装置にお
ける実行順序による誤りが発生したときの誤り訂正動作
につい′Ｃ説明する。第２図は本発明におけるマイクロ
プログラム制御装置の動作例を示すタイミングチャート
である。説明を簡単にするため、第１図に示したマイク
ロアドレスレジスタ２を８ビツト構成とし、マイクロ命
令による分岐は行われずアドレスは１ずつ加算されるも
のとする。以下にその実行手順を示す。なお記号Ｈは１
６進数であることを示し、（）は、（）中のアドレスに
よって制御メモリ１から読出されたマイクロ命令語を示
す。
ける実行順序による誤りが発生したときの誤り訂正動作
につい′Ｃ説明する。第２図は本発明におけるマイクロ
プログラム制御装置の動作例を示すタイミングチャート
である。説明を簡単にするため、第１図に示したマイク
ロアドレスレジスタ２を８ビツト構成とし、マイクロ命
令による分岐は行われずアドレスは１ずつ加算されるも
のとする。以下にその実行手順を示す。なお記号Ｈは１
６進数であることを示し、（）は、（）中のアドレスに
よって制御メモリ１から読出されたマイクロ命令語を示
す。
１、 マイクロアドレスレジスタ２にはあらかじめ“Ｏ
ＯＨ”がセットされ、誤り検出訂正回路４における誤り
は起こっていないものとする。
ＯＨ”がセットされ、誤り検出訂正回路４における誤り
は起こっていないものとする。
２、 マイクロアドレスレジスタ２より出力されたアド
レス“ＯＯＨ”は切替器７を介して制御メモリ１の゛０
０Ｈ００Ｈに格納されているマイクロ命令“（ＯＯＨ）
”が読出され、切替器８を介してマイクロ命令レジスタ
３に出力される。同時に、切替器７より出力されたアド
レスは１を加算する加算器５により”ＯＩＨ”に更新さ
れ、切替器６を介してマイクロアドレスレジスタ２に出
力される。
レス“ＯＯＨ”は切替器７を介して制御メモリ１の゛０
０Ｈ００Ｈに格納されているマイクロ命令“（ＯＯＨ）
”が読出され、切替器８を介してマイクロ命令レジスタ
３に出力される。同時に、切替器７より出力されたアド
レスは１を加算する加算器５により”ＯＩＨ”に更新さ
れ、切替器６を介してマイクロアドレスレジスタ２に出
力される。
３、 次のマシンサイクルで、マイクロ命令レジスタ３
に切替器８の出力“（ＯＯＨ）”が格納され、マイクロ
アドレスレジスタ２に切替器６から出力されるアドレス
゛’ＯＩＨ”が格納される。さらに、このマイクロ命令
レジスタ３の出力“（ＯＯＨ）”がデコーダ９の解読に
より分岐命令でないと判断され、切替器７はマイクロア
ドレスレジスタ２のアドレス゛０１Ｈ”を出力し、制御
メモリ１の“０１８番地”に格納されているマイクロ命
令゛（０１Ｈ）”が読出され、切替器８を介してマイク
ロ命令レジスタ３に出力される。同時に切替器７の出力
“ＯＩＨ”は加算器５により“０２Ｈ”に更新され切替
器６を介してマイクロアドレスレジスタ２に出力される
。
に切替器８の出力“（ＯＯＨ）”が格納され、マイクロ
アドレスレジスタ２に切替器６から出力されるアドレス
゛’ＯＩＨ”が格納される。さらに、このマイクロ命令
レジスタ３の出力“（ＯＯＨ）”がデコーダ９の解読に
より分岐命令でないと判断され、切替器７はマイクロア
ドレスレジスタ２のアドレス゛０１Ｈ”を出力し、制御
メモリ１の“０１８番地”に格納されているマイクロ命
令゛（０１Ｈ）”が読出され、切替器８を介してマイク
ロ命令レジスタ３に出力される。同時に切替器７の出力
“ＯＩＨ”は加算器５により“０２Ｈ”に更新され切替
器６を介してマイクロアドレスレジスタ２に出力される
。
誤り検出訂正回路４は上述の切替器７の出力“０１Ｈ”
およびマイクロ命令レジスタ３の出力“（ＯＯＨ）”を
入力として誤りがないことを確認し、マイクロ命令“（
ＯＯＨ）”を演算器１０に出力し実行する。
およびマイクロ命令レジスタ３の出力“（ＯＯＨ）”を
入力として誤りがないことを確認し、マイクロ命令“（
ＯＯＨ）”を演算器１０に出力し実行する。
４、 次のマシンサイクルも手順３．と同様にしてマイ
クロ命令レジスタ３に”（ＯＩＨ）”、マイクロアドレ
スレジスタ２に“０２Ｈ”が格納され、制御メモリ１の
マイクロ命令’ＭＯ２Ｈ）”が切替器８を介してマイク
ロ命令レジスタ３に出力される。このとき、加算器５お
よび切替器６の間で正解値“０３Ｈ”に対して１ビット
誤りが発生した結果、マイクロアドレスレジスタ２に”
０７Ｈ”が出力されているものとする。
クロ命令レジスタ３に”（ＯＩＨ）”、マイクロアドレ
スレジスタ２に“０２Ｈ”が格納され、制御メモリ１の
マイクロ命令’ＭＯ２Ｈ）”が切替器８を介してマイク
ロ命令レジスタ３に出力される。このとき、加算器５お
よび切替器６の間で正解値“０３Ｈ”に対して１ビット
誤りが発生した結果、マイクロアドレスレジスタ２に”
０７Ｈ”が出力されているものとする。
誤り検出訂正回路４は切替器７の出力“０２Ｈ”および
マイクロ命令レジスタ３の出力“（０１Ｈ）”を入力と
して誤りがないことを確認し、マイクロ命令“（ＯＯＨ
）”を演算器１０に実行する。
マイクロ命令レジスタ３の出力“（０１Ｈ）”を入力と
して誤りがないことを確認し、マイクロ命令“（ＯＯＨ
）”を演算器１０に実行する。
５、 次のマシンサイクルも手順３．と同様にしてマイ
クロ命令レジスタ３に“（０２Ｈ）”、マイクロアドレ
スレジスタ２に“０７Ｈ”が格納され、制御メモリ１０
マイクロ命令“（０７Ｈ）”が切替器８を介してマイク
ロ命令レジスタ３に出力される。さらに、切替器６から
“０８Ｈ”が出力される。
クロ命令レジスタ３に“（０２Ｈ）”、マイクロアドレ
スレジスタ２に“０７Ｈ”が格納され、制御メモリ１０
マイクロ命令“（０７Ｈ）”が切替器８を介してマイク
ロ命令レジスタ３に出力される。さらに、切替器６から
“０８Ｈ”が出力される。
ここで、誤り検出訂正回路４は切替器７の出力“０７Ｈ
”およびマイクロ命令レジスタ３の出力“（０２Ｈ）”
を入力として誤りを検出し、アドレス“０７Ｈ”を”０
３Ｈ”に訂正する。同時に誤り検出訂正回路４は信号線
４２によって動作抑止信号を出力しデコーダ９の動作を
抑止する。さらに、誤り訂正の結果は信号線４０．４１
によって切替器６に”０３Ｈ”切替器８に“（０２Ｈ）
”を出力する。なお、マイクロ命令“（０２Ｈ）”はデ
コーダ９を抑止しているため、実行されない。
”およびマイクロ命令レジスタ３の出力“（０２Ｈ）”
を入力として誤りを検出し、アドレス“０７Ｈ”を”０
３Ｈ”に訂正する。同時に誤り検出訂正回路４は信号線
４２によって動作抑止信号を出力しデコーダ９の動作を
抑止する。さらに、誤り訂正の結果は信号線４０．４１
によって切替器６に”０３Ｈ”切替器８に“（０２Ｈ）
”を出力する。なお、マイクロ命令“（０２Ｈ）”はデ
コーダ９を抑止しているため、実行されない。
６、 次のマシンサイクルでマイクロ命令レジスタ３に
切替器８の”（０２Ｈ）”が格納され、マイクロアドレ
スレジスタ２に切替器６から出力されるアドレス“０３
Ｈ”が格納される。同時に切替器８は制御メモリ１から
読出されたマイクロ命令“（０３Ｈ）”をマイクロ命令
レジスタ３に出力し、切替器６は加算器５により更新さ
れたアドレス“０４Ｈ”を出力する。
切替器８の”（０２Ｈ）”が格納され、マイクロアドレ
スレジスタ２に切替器６から出力されるアドレス“０３
Ｈ”が格納される。同時に切替器８は制御メモリ１から
読出されたマイクロ命令“（０３Ｈ）”をマイクロ命令
レジスタ３に出力し、切替器６は加算器５により更新さ
れたアドレス“０４Ｈ”を出力する。
誤り検出訂正回路４はマイクロアドレスレジスタ２の出
力”０３Ｈ”およびマイクロ命令レジスタ３の出力’Ｍ
Ｏ２Ｈ）”を人力として誤りがないことを確認すると、
デコーダ９の抑止を解除しマイクロ命令”（０２Ｈ）”
を演算器１０に出力し実行する。
力”０３Ｈ”およびマイクロ命令レジスタ３の出力’Ｍ
Ｏ２Ｈ）”を人力として誤りがないことを確認すると、
デコーダ９の抑止を解除しマイクロ命令”（０２Ｈ）”
を演算器１０に出力し実行する。
以上説明したように本発明によれば、マイクロ命令とそ
のマイクロ命令の次に実行されるアドレスとに対して生
成した誤りコードを用いて誤り検出および訂正を行うこ
とにより、マイクロ命令の実行順序の正当性を保証する
ことができるとともに、次に実行されるマイクロ命令を
制御メモリから読出す前にアドレスの誤りを訂正できる
効果があり、さらに、制御メモリから読出すアドレスを
生成する回路におけるＡＣ特性不良のような故障モード
によるアドレス生成不正障害を検出し訂正して動作を継
続させることができる効果がある。
のマイクロ命令の次に実行されるアドレスとに対して生
成した誤りコードを用いて誤り検出および訂正を行うこ
とにより、マイクロ命令の実行順序の正当性を保証する
ことができるとともに、次に実行されるマイクロ命令を
制御メモリから読出す前にアドレスの誤りを訂正できる
効果があり、さらに、制御メモリから読出すアドレスを
生成する回路におけるＡＣ特性不良のような故障モード
によるアドレス生成不正障害を検出し訂正して動作を継
続させることができる効果がある。
第２図は本発明実施例におけるマイクロアドレスレジス
タを８ビツト構成としたときの動作例を示すタイミング
チャート。
タを８ビツト構成としたときの動作例を示すタイミング
チャート。
１・・・制御メモリ、２・・・マイクロアドレスレジス
タ、３・・・マイクロ命令レジスタ、４・・・誤り検出
訂正回路、５・・・加算器、６．７、訃・・切替器、９
・・・デコーダ、１０・・・演算器、３０．４０．４１
．４２・・・信号線、３１・・・制御信号。
タ、３・・・マイクロ命令レジスタ、４・・・誤り検出
訂正回路、５・・・加算器、６．７、訃・・切替器、９
・・・デコーダ、１０・・・演算器、３０．４０．４１
．４２・・・信号線、３１・・・制御信号。
Claims (1)
- 【特許請求の範囲】 １、次に実行されるマイクロ命令のアドレスに対して生
成された誤り訂正コードが付加されたマイクロ命令を記
憶する制御メモリと、 この制御メモリから読出したマイクロ命令のアドレスを
保持するマイクロアドレスレジスタと、前記制御メモリ
から読出したマイクロ命令を一時保持するマイクロ命令
レジスタと、 このマイクロ命令レジスタに保持されたマイクロ命令を
解読し演算器に送出するデコーダと、前記マイクロアド
レスレジスタの出力を対象として誤り訂正を行う誤り訂
正回路と を備えたマイクロプログラム制御装置において、前記誤
り訂正回路に代えて、 前記マイクロ命令レジスタおよび前記マイクロアドレス
レジスタの出力を入力とし、誤りを検出したときにその
誤りを訂正して前記デコーダに送出する誤り検出訂正回
路を備えた ことを特徴とするマイクロプログラム制御装置。 ２、前記誤り検出訂正回路は、誤りを検出したときにマ
イクロ命令の実行を抑止する手段を含む請求項１記載の
マイクロプログラム制御装置。 ３、前記マイクロアドレスレジスタおよび前記マイクロ
命令レジスタは、前記誤り検出訂正回路の出力にしたが
って保持した内容の誤りを訂正する手段を含む請求項１
記載のマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171836A JP2614934B2 (ja) | 1990-06-29 | 1990-06-29 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
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| JP2171836A JP2614934B2 (ja) | 1990-06-29 | 1990-06-29 | マイクロプログラム制御装置 |
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| JPH0460844A true JPH0460844A (ja) | 1992-02-26 |
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-
1990
- 1990-06-29 JP JP2171836A patent/JP2614934B2/ja not_active Expired - Fee Related
Patent Citations (1)
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| JPS61223951A (ja) * | 1985-03-25 | 1986-10-04 | クセルト セントロ・ステユデイ・エ・ラボラトリ・テレコミニカチオーニ・エツセ・ピー・アー | Ｍｏｓテクノロジーに於けるオンライン・エラー検出機能をそなえたセルフチエツク型マイクロプログラム制御装置 |
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| JP2614934B2 (ja) | 1997-05-28 |
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