JPH10143448A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH10143448A JPH10143448A JP8316904A JP31690496A JPH10143448A JP H10143448 A JPH10143448 A JP H10143448A JP 8316904 A JP8316904 A JP 8316904A JP 31690496 A JP31690496 A JP 31690496A JP H10143448 A JPH10143448 A JP H10143448A
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- memory
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Abstract
(57)【要約】
【課題】 メモリのリードデータに訂正可能な誤り検出
時，メモリデータのエラー進行を阻止し，再書き込みに
よる外部からのアクセス待機状態を回避する。 【解決手段】 誤り検出時に訂正データを出力する誤り
検出訂正回路１０４と，誤り検出時，該アドレスを保持
する再書き込みアドレスレジスタ１０６と，訂正データ
を保持する再書き込みデータレジスタ１０６と，外部か
らの出力アドレスと再書き込みアドレス出力を選択する
アドレスセレクタ１０７と，外部からの出力データと再
書き込みデータ出力を選択するメモリ入力データセレク
タ１０２と，外部からの通常メモリアクセス要求と訂正
データの再書き込み要求とを調停し，メモリアクセスの
制御信号を出力するメモリアクセス制御回路１０５と，
再書き込みアドレスと外部から出力されるアドレスを比
較し，結果をメモリアクセス制御回路１０５へ与えるア
ドレス比較回路１０８とを備えた。
時，メモリデータのエラー進行を阻止し，再書き込みに
よる外部からのアクセス待機状態を回避する。 【解決手段】 誤り検出時に訂正データを出力する誤り
検出訂正回路１０４と，誤り検出時，該アドレスを保持
する再書き込みアドレスレジスタ１０６と，訂正データ
を保持する再書き込みデータレジスタ１０６と，外部か
らの出力アドレスと再書き込みアドレス出力を選択する
アドレスセレクタ１０７と，外部からの出力データと再
書き込みデータ出力を選択するメモリ入力データセレク
タ１０２と，外部からの通常メモリアクセス要求と訂正
データの再書き込み要求とを調停し，メモリアクセスの
制御信号を出力するメモリアクセス制御回路１０５と，
再書き込みアドレスと外部から出力されるアドレスを比
較し，結果をメモリアクセス制御回路１０５へ与えるア
ドレス比較回路１０８とを備えた。
Description
【０００１】
【発明が属する技術分野】本発明はＲＡＭを使用するメ
モリシステムに関し，より詳細には，ＲＡＭからデータ
を読み出し，そのデータの誤りを検出して訂正可能の場
合に訂正データを再書き込みするメモリシステムに関す
る。
モリシステムに関し，より詳細には，ＲＡＭからデータ
を読み出し，そのデータの誤りを検出して訂正可能の場
合に訂正データを再書き込みするメモリシステムに関す
る。
【０００２】
【従来の技術】図４は，従来におけるメモリ制御回路の
構成を示すブロック図であり，特開平６−５２０６５号
公報に開示されているものである。この回路は，ＣＰＵ
４０１と，動作モード指定回路４０２と，アクセス元か
ら指定されたアドレスを保持するアドレスレジスタ４０
５と，該アドレスの読み出しを行った際に読み出したデ
ータを保持するデータレジスタ４０３と，読み出したデ
ータを検査して訂正可能な誤りを訂正する誤り検出訂正
回路４０４と，誤り検出訂正回路４０４で誤りを検出し
たとき訂正したデータを再書き込みする再書込制御回路
４０７と，メモリ４０６とから構成されている。
構成を示すブロック図であり，特開平６−５２０６５号
公報に開示されているものである。この回路は，ＣＰＵ
４０１と，動作モード指定回路４０２と，アクセス元か
ら指定されたアドレスを保持するアドレスレジスタ４０
５と，該アドレスの読み出しを行った際に読み出したデ
ータを保持するデータレジスタ４０３と，読み出したデ
ータを検査して訂正可能な誤りを訂正する誤り検出訂正
回路４０４と，誤り検出訂正回路４０４で誤りを検出し
たとき訂正したデータを再書き込みする再書込制御回路
４０７と，メモリ４０６とから構成されている。
【０００３】以上の構成において，上記メモリ制御回路
は，メモリ４０６からデータの読み出しを行う場合，誤
り検出を行って，誤りがあれば誤り訂正を実行し，該訂
正したデータを読み出したときと同一のアドレスに再書
き込みを行うことにより，訂正可能であった誤りデータ
が訂正不可能な誤りデータへと進行していくのを阻止
し，メモリの信頼性を向上させている。また，このとき
の再書き込みをソフトウェアで行うと処理に時間がかか
るという理由から，ハードウェアで行うようにしてい
る。
は，メモリ４０６からデータの読み出しを行う場合，誤
り検出を行って，誤りがあれば誤り訂正を実行し，該訂
正したデータを読み出したときと同一のアドレスに再書
き込みを行うことにより，訂正可能であった誤りデータ
が訂正不可能な誤りデータへと進行していくのを阻止
し，メモリの信頼性を向上させている。また，このとき
の再書き込みをソフトウェアで行うと処理に時間がかか
るという理由から，ハードウェアで行うようにしてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら，上記に
示されるような従来のメモリ制御回路にあっては，デー
タ誤りが検出された場合に直ちに訂正したデータを書き
込むように制御しているため，そのタイミングでＣＰＵ
からメモリへのアクセスがあった場合，ＣＰＵがウェイ
ト状態となり，ＣＰＵからのアクセスに対してすぐに応
答できないという問題点があった。
示されるような従来のメモリ制御回路にあっては，デー
タ誤りが検出された場合に直ちに訂正したデータを書き
込むように制御しているため，そのタイミングでＣＰＵ
からメモリへのアクセスがあった場合，ＣＰＵがウェイ
ト状態となり，ＣＰＵからのアクセスに対してすぐに応
答できないという問題点があった。
【０００５】本発明は，上記に鑑みてなされたものであ
って，メモリからリードしたデータに誤りがあり，訂正
可能であれば訂正データをメモリに再書き込みすること
によりメモリデータのエラーの進行を阻止し，さらに再
書き込み動作が外部の入出力装置のアクセスのウェイト
状態となることを回避することを目的とする。
って，メモリからリードしたデータに誤りがあり，訂正
可能であれば訂正データをメモリに再書き込みすること
によりメモリデータのエラーの進行を阻止し，さらに再
書き込み動作が外部の入出力装置のアクセスのウェイト
状態となることを回避することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るメモリシステムにあっては，読み
書き可能なメモリからデータを読み出し，該データの誤
りを検出して訂正可能の場合に訂正データの再書き込み
を実行するメモリシステムにおいて，前記メモリから読
み出したデータの誤りを検出し，誤り検出時に訂正デー
タを出力する誤り検出訂正回路と，前記誤り検出訂正回
路で誤りが検出された場合，そのアドレスを保持する再
書き込みアドレスレジスタと，前記誤り検出訂正回路で
誤りが検出された場合に出力される訂正データを保持す
る再書き込みデータレジスタと，外部から出力されるア
ドレスと前記再書き込みアドレスレジスタからのアドレ
ス出力を選択・出力するアドレスセレクタと，外部から
出力されるデータと前記再書き込みデータレジスタから
のデータ出力を選択・出力するメモリ入力データセレク
タと，外部からの通常のメモリアクセス要求と前記訂正
データの再書き込み要求の調停を実行し，メモリアクセ
スのための制御信号を出力するメモリアクセス制御回路
と，前記再書き込みアドレスレジスタの出力と外部から
出力されるアドレスの値を比較し，その結果を前記メモ
リアクセス制御回路へ与えるアドレス比較回路と，を備
えたものである。
めに，請求項１に係るメモリシステムにあっては，読み
書き可能なメモリからデータを読み出し，該データの誤
りを検出して訂正可能の場合に訂正データの再書き込み
を実行するメモリシステムにおいて，前記メモリから読
み出したデータの誤りを検出し，誤り検出時に訂正デー
タを出力する誤り検出訂正回路と，前記誤り検出訂正回
路で誤りが検出された場合，そのアドレスを保持する再
書き込みアドレスレジスタと，前記誤り検出訂正回路で
誤りが検出された場合に出力される訂正データを保持す
る再書き込みデータレジスタと，外部から出力されるア
ドレスと前記再書き込みアドレスレジスタからのアドレ
ス出力を選択・出力するアドレスセレクタと，外部から
出力されるデータと前記再書き込みデータレジスタから
のデータ出力を選択・出力するメモリ入力データセレク
タと，外部からの通常のメモリアクセス要求と前記訂正
データの再書き込み要求の調停を実行し，メモリアクセ
スのための制御信号を出力するメモリアクセス制御回路
と，前記再書き込みアドレスレジスタの出力と外部から
出力されるアドレスの値を比較し，その結果を前記メモ
リアクセス制御回路へ与えるアドレス比較回路と，を備
えたものである。
【０００７】すなわち，メモリから読み出したデータに
誤りが検出され訂正可能である場合，訂正したデータを
外部の入出力装置にリードデータとして出力すると共
に，再書き込みデータレジスタに記憶し，同時にエラー
を起こしたアドレスを再書き込みアドレスレジスタに記
憶しておき，メモリアクセス制御回路に対し，上記記憶
してある訂正データをメモリの再び書き込むことを要求
する再書き込み要求信号を出力し，メモリアクセス制御
回路によってＣＰＵなどのデータ入出力を行うデータ入
出力装置からのメモリリード要求／メモリライト要求，
および再書き込み要求信号を入力し，これらを調停して
入出力装置からのメモリアクセスが優先されるように
し，データ入出力装置からのアクセスウェイトを最小限
にする。
誤りが検出され訂正可能である場合，訂正したデータを
外部の入出力装置にリードデータとして出力すると共
に，再書き込みデータレジスタに記憶し，同時にエラー
を起こしたアドレスを再書き込みアドレスレジスタに記
憶しておき，メモリアクセス制御回路に対し，上記記憶
してある訂正データをメモリの再び書き込むことを要求
する再書き込み要求信号を出力し，メモリアクセス制御
回路によってＣＰＵなどのデータ入出力を行うデータ入
出力装置からのメモリリード要求／メモリライト要求，
および再書き込み要求信号を入力し，これらを調停して
入出力装置からのメモリアクセスが優先されるように
し，データ入出力装置からのアクセスウェイトを最小限
にする。
【０００８】また，請求項２に係るメモリシステムにあ
っては，前記再書き込みレジスタから出力される値をメ
モリからのリードデータとして出力するメモリ出力デー
タセレクタをさらに備えたものである。
っては，前記再書き込みレジスタから出力される値をメ
モリからのリードデータとして出力するメモリ出力デー
タセレクタをさらに備えたものである。
【０００９】すなわち，請求項１ではメモリリード時で
それが再書き込みアドレスからのリードの場合，常に再
書き込みを優先させたが，この請求項２では，メモリア
クセス制御回路においてアドレス比較回路から出力され
る比較結果が一致である場合，メモリ出力データセレク
タに対して再書き込みデータレジスタの出力がリードデ
ータとなるように制御し，リード優先にする。
それが再書き込みアドレスからのリードの場合，常に再
書き込みを優先させたが，この請求項２では，メモリア
クセス制御回路においてアドレス比較回路から出力され
る比較結果が一致である場合，メモリ出力データセレク
タに対して再書き込みデータレジスタの出力がリードデ
ータとなるように制御し，リード優先にする。
【００１０】また，請求項３に係るメモリシステムにあ
っては，前記メモリアクセス制御回路は，メモリリード
要求を再度出力させるための再メモリリード要求信号を
出力するものである。
っては，前記メモリアクセス制御回路は，メモリリード
要求を再度出力させるための再メモリリード要求信号を
出力するものである。
【００１１】すなわち，請求項１ではメモリリード時で
それが再書き込みアドレス以外のアドレスからのリード
の場合，常に再書き込みを優先させたが，この請求項３
ではメモリリード時にデータ誤りが検出された場合，再
書き込みを直ちに実行し，メモリリード要求を再び行わ
せるためのメモリアクセス制御回路が再メモリリード要
求信号を出力することでリード優先にする。
それが再書き込みアドレス以外のアドレスからのリード
の場合，常に再書き込みを優先させたが，この請求項３
ではメモリリード時にデータ誤りが検出された場合，再
書き込みを直ちに実行し，メモリリード要求を再び行わ
せるためのメモリアクセス制御回路が再メモリリード要
求信号を出力することでリード優先にする。
【００１２】
【発明の実施の形態】以下，本発明のメモリシステムに
ついて添付図面を参照し，〔実施の形態１〕，〔実施の
形態２〕，〔実施の形態３〕の順に詳細に説明する。
ついて添付図面を参照し，〔実施の形態１〕，〔実施の
形態２〕，〔実施の形態３〕の順に詳細に説明する。
【００１３】〔実施の形態１〕 （実施の形態１の構成）図１は実施の形態１に係るメモ
リシステムの構成を示すブロック図である。図におい
て，１０１は訂正可能な誤り検出のための冗長ビットを
含むデータを記憶する読み書き可能なメモリ，１０２は
ライトデータと後述する再書き込みデータレジスタから
のデータを選択・出力し，メモリ１０１へのライトデー
タとするメモリ入力データセレクタ，１０３は後述する
誤り検出訂正回路から出力されたデータが訂正されたデ
ータである場合，そのデータを記憶する再書き込みデー
タレジスタである。
リシステムの構成を示すブロック図である。図におい
て，１０１は訂正可能な誤り検出のための冗長ビットを
含むデータを記憶する読み書き可能なメモリ，１０２は
ライトデータと後述する再書き込みデータレジスタから
のデータを選択・出力し，メモリ１０１へのライトデー
タとするメモリ入力データセレクタ，１０３は後述する
誤り検出訂正回路から出力されたデータが訂正されたデ
ータである場合，そのデータを記憶する再書き込みデー
タレジスタである。
【００１４】また，１０４はメモリ１０１からのデータ
に誤りがあるか否かを調べ，誤りがある場合に訂正した
データを出力し，誤りがない場合にデータをそのまま出
力する誤り検出訂正回路である。
に誤りがあるか否かを調べ，誤りがある場合に訂正した
データを出力し，誤りがない場合にデータをそのまま出
力する誤り検出訂正回路である。
【００１５】また，１０５は外部の入出力装置（図示せ
ず）からのリード要求信号あるいはライト要求信号と再
書き込み要求信号を入力し，調停を行った後，メモリ１
０１へのリードあるいはライトへの制御信号を出力する
メモリアクセス制御回路，１０６は再書き込みを行うア
ドレスの値を保持する再書き込みアドレスレジスタ，１
０７は外部の入出力装置（図示せず）から出力されるア
ドレス値と再書き込みアドレスレジスタ１０６の値を選
択・出力し，メモリ１０１へのアドレスデータとするア
ドレスセレクタ，１０８は外部の入出力装置（図示せ
ず）から出力されるアドレス値と再書き込みアドレスレ
ジスタ１０６の値が一致しているか否かを調べ，その結
果を出力するアドレス比較回路である。
ず）からのリード要求信号あるいはライト要求信号と再
書き込み要求信号を入力し，調停を行った後，メモリ１
０１へのリードあるいはライトへの制御信号を出力する
メモリアクセス制御回路，１０６は再書き込みを行うア
ドレスの値を保持する再書き込みアドレスレジスタ，１
０７は外部の入出力装置（図示せず）から出力されるア
ドレス値と再書き込みアドレスレジスタ１０６の値を選
択・出力し，メモリ１０１へのアドレスデータとするア
ドレスセレクタ，１０８は外部の入出力装置（図示せ
ず）から出力されるアドレス値と再書き込みアドレスレ
ジスタ１０６の値が一致しているか否かを調べ，その結
果を出力するアドレス比較回路である。
【００１６】なお，図示しないが，メモリ１０１に対し
てアドレスを与え，データの入出力を行う入出力装置が
外部に接続されている。
てアドレスを与え，データの入出力を行う入出力装置が
外部に接続されている。
【００１７】（実施の形態１の動作）次に，以上のよう
に構成されたメモリシステムの動作について説明する。
に構成されたメモリシステムの動作について説明する。
【００１８】まず，メモリ１０１からのリード動作につ
いて説明する。入出力装置側の要求に基づいてメモリリ
ードを開始する。メモリアクセス制御回路１０５は，Ｃ
ＰＵからのリードアクセス要求を受けたとき，誤り検出
訂正回路１０４から再書き込みのための要求が来ていな
いことを確認し，メモリ１０１へリードのための制御を
実行する。
いて説明する。入出力装置側の要求に基づいてメモリリ
ードを開始する。メモリアクセス制御回路１０５は，Ｃ
ＰＵからのリードアクセス要求を受けたとき，誤り検出
訂正回路１０４から再書き込みのための要求が来ていな
いことを確認し，メモリ１０１へリードのための制御を
実行する。
【００１９】次いで，誤り検出訂正回路１０４は，メモ
リ１０１からリードしたデータを入力し，誤りがないか
を検査する。ここで誤りが検出され，それが訂正可能で
あれば訂正したデータを出力する。一方，誤りが検出さ
れなかった場合にはメモリ１０１からリードしたデータ
を直接出力する。また，誤りが検出された場合は，誤り
検出訂正回路１０４は，再書き込みデータレジスタ１０
３に訂正データを保持させるための制御信号を出力す
る。
リ１０１からリードしたデータを入力し，誤りがないか
を検査する。ここで誤りが検出され，それが訂正可能で
あれば訂正したデータを出力する。一方，誤りが検出さ
れなかった場合にはメモリ１０１からリードしたデータ
を直接出力する。また，誤りが検出された場合は，誤り
検出訂正回路１０４は，再書き込みデータレジスタ１０
３に訂正データを保持させるための制御信号を出力す
る。
【００２０】その後，誤り検出訂正回路１０４は，メモ
リアクセス制御回路１０５に再書き込み要求信号を出力
する。メモリアクセス制御回路１０５は再書き込みを実
行し，誤り検出訂正回路１０４に対して再書き込み終了
を通知する。その後，誤り検出訂正回路１０４は再書き
込み要求信号の出力を終了する。
リアクセス制御回路１０５に再書き込み要求信号を出力
する。メモリアクセス制御回路１０５は再書き込みを実
行し，誤り検出訂正回路１０４に対して再書き込み終了
を通知する。その後，誤り検出訂正回路１０４は再書き
込み要求信号の出力を終了する。
【００２１】また，再書き込み要求信号が出力されてい
るときで入出力装置からのメモリアクセス要求がない場
合は，再書き込みを実行する。
るときで入出力装置からのメモリアクセス要求がない場
合は，再書き込みを実行する。
【００２２】まず，メモリアクセス制御回路１０５は，
メモリ入力データセレクタ１０２に対して再書き込みデ
ータレジスタ１０３からの値がメモリ１０１に入力され
るよう制御する。さらに，アドレスセレクタ１０７に対
して再書き込みアドレスレジスタ１０６の値がメモリ１
０１に入力されるように制御する。そして，メモリ１０
１に対してメモリ制御信号を必要なタイミングで出力
し，メモリ１０１に訂正データを書き込む。
メモリ入力データセレクタ１０２に対して再書き込みデ
ータレジスタ１０３からの値がメモリ１０１に入力され
るよう制御する。さらに，アドレスセレクタ１０７に対
して再書き込みアドレスレジスタ１０６の値がメモリ１
０１に入力されるように制御する。そして，メモリ１０
１に対してメモリ制御信号を必要なタイミングで出力
し，メモリ１０１に訂正データを書き込む。
【００２３】なお，図１においては，メモリライトデー
タのためのポート，メモリリードのためのポート，メモ
リアドレスのためのポートが別々となっているが，これ
らは共通のポートであっても構わない。
タのためのポート，メモリリードのためのポート，メモ
リアドレスのためのポートが別々となっているが，これ
らは共通のポートであっても構わない。
【００２４】次に，入出力装置からのメモリアクセス要
求と再書き込み要求が競合する場合について説明する。
なお，以下では再書き込み要求が発生している場合につ
いて述べる。この場合，入出力装置からアクセスしたい
アドレスが再書き込みを行うアドレスと一致している場
合と一致していない場合とで動作が異なるので，それぞ
れ分けて説明する。
求と再書き込み要求が競合する場合について説明する。
なお，以下では再書き込み要求が発生している場合につ
いて述べる。この場合，入出力装置からアクセスしたい
アドレスが再書き込みを行うアドレスと一致している場
合と一致していない場合とで動作が異なるので，それぞ
れ分けて説明する。
【００２５】メモリライトするアドレスが再書き込み
するアドレスと一致した場合メモリ１０１の該当アドレ
スの値は新規のデータが書き込まれることになるので，
訂正データの書き込みは行わず，入出力装置からのデー
タの書き込みのみとなる。
するアドレスと一致した場合メモリ１０１の該当アドレ
スの値は新規のデータが書き込まれることになるので，
訂正データの書き込みは行わず，入出力装置からのデー
タの書き込みのみとなる。
【００２６】このとき，メモリアクセス制御回路１０５
は，誤り検出訂正回路１０４に再書き込み終了を通知す
ることにより，再書き込み要求信号の出力を終了させ
る。
は，誤り検出訂正回路１０４に再書き込み終了を通知す
ることにより，再書き込み要求信号の出力を終了させ
る。
【００２７】メモリライトするアドレスが再書き込み
するアドレスと一致しない場合入出力装置に対する処理
速度の向上のため，入出力装置からのライト動作を優先
させる。そのライト動作終了後，再書き込み動作に入
る。
するアドレスと一致しない場合入出力装置に対する処理
速度の向上のため，入出力装置からのライト動作を優先
させる。そのライト動作終了後，再書き込み動作に入
る。
【００２８】メモリリードするアドレスが再書き込み
するアドレスと一致した場合誤ったデータがメモリ１０
１に記憶されているため，再書き込みを優先させて訂正
データを書き込み，入出力装置へはウェイト信号を出力
する。その後，ウェイト信号を終了し，リード動作に入
る。
するアドレスと一致した場合誤ったデータがメモリ１０
１に記憶されているため，再書き込みを優先させて訂正
データを書き込み，入出力装置へはウェイト信号を出力
する。その後，ウェイト信号を終了し，リード動作に入
る。
【００２９】メモリリードするアドレスが再書き込み
するアドレスと一致しない場合リードするデータに再び
誤りが検出された場合，再書き込みデータレジスタ１０
３には前回の訂正データが記憶されているため，新たな
訂正データを再書き込みデータレジスタ１０３へ書き込
むことができないので，再書き込みを優先させ，入出力
装置へはウェイト信号を出力する。その後，ウェイト信
号を終了し，リード動作に入る。
するアドレスと一致しない場合リードするデータに再び
誤りが検出された場合，再書き込みデータレジスタ１０
３には前回の訂正データが記憶されているため，新たな
訂正データを再書き込みデータレジスタ１０３へ書き込
むことができないので，再書き込みを優先させ，入出力
装置へはウェイト信号を出力する。その後，ウェイト信
号を終了し，リード動作に入る。
【００３０】〔実施の形態２〕 （実施の形態２の構成）図２は，実施の形態２に係るメ
モリシステムの構成を示すブロック図である。このメモ
リシステムは前述した図１の構成に対し，メモリ出力デ
ータセレクタ２０１を付加した構成となっている。した
がって，他の構成要素およびその機能は図１と同じであ
るので，同一符号を付し，ここでの説明は省略する。
モリシステムの構成を示すブロック図である。このメモ
リシステムは前述した図１の構成に対し，メモリ出力デ
ータセレクタ２０１を付加した構成となっている。した
がって，他の構成要素およびその機能は図１と同じであ
るので，同一符号を付し，ここでの説明は省略する。
【００３１】（実施の形態２の動作）次に，以上のよう
に構成されたメモリシステムの動作について説明する。
前述した実施の形態１において，メモリリード時でそれ
が再書き込みアドレスからのリードの場合，常に再書き
込みを優先させたが，この実施の形態２ではリード優先
にする。
に構成されたメモリシステムの動作について説明する。
前述した実施の形態１において，メモリリード時でそれ
が再書き込みアドレスからのリードの場合，常に再書き
込みを優先させたが，この実施の形態２ではリード優先
にする。
【００３２】すなわち，メモリアクセス制御回路１０５
においてアドレス比較回路１０８から出力される比較結
果が一致である場合，メモリ出力データセレクタ２０１
に対して再書き込みデータレジスタ１０３の出力がリー
ドデータとなるように制御する。そして，入出力装置に
は訂正データが出力されることになる。その後，再書き
込み動作を実行する。
においてアドレス比較回路１０８から出力される比較結
果が一致である場合，メモリ出力データセレクタ２０１
に対して再書き込みデータレジスタ１０３の出力がリー
ドデータとなるように制御する。そして，入出力装置に
は訂正データが出力されることになる。その後，再書き
込み動作を実行する。
【００３３】なお，ここで再書き込み動作は，入出力装
置へのリード動作と同時に実行してもよい。また，メモ
リ出力データセレクタ２０１は，通常は誤り検出訂正回
路１０４からの出力が選択される。
置へのリード動作と同時に実行してもよい。また，メモ
リ出力データセレクタ２０１は，通常は誤り検出訂正回
路１０４からの出力が選択される。
【００３４】〔実施の形態３〕 （実施の形態３の構成）図３は，実施の形態３に係るメ
モリシステムの構成を示すブロック図である。このメモ
リシステムは前述した図１の構成に対し，メモリアクセ
ス制御回路１０５が再メモリリード要求信号を出力する
構成となっている。したがって，他の構成要素およびそ
の機能は図１と同じであるので，同一符号を付し，ここ
での説明は省略する。
モリシステムの構成を示すブロック図である。このメモ
リシステムは前述した図１の構成に対し，メモリアクセ
ス制御回路１０５が再メモリリード要求信号を出力する
構成となっている。したがって，他の構成要素およびそ
の機能は図１と同じであるので，同一符号を付し，ここ
での説明は省略する。
【００３５】（実施の形態３の動作）次に，以上のよう
に構成されたメモリシステムの動作について説明する。
前述した実施の形態１において，メモリリード時でそれ
が再書き込みアドレス以外のアドレスからのリードの場
合，常に再書き込みを優先させたが，この実施の形態３
ではリード優先にする。
に構成されたメモリシステムの動作について説明する。
前述した実施の形態１において，メモリリード時でそれ
が再書き込みアドレス以外のアドレスからのリードの場
合，常に再書き込みを優先させたが，この実施の形態３
ではリード優先にする。
【００３６】すなわち，メモリリード時にデータ誤りが
検出された場合，再書き込みを直ちに実行し，メモリリ
ード要求を再び行わせるためのメモリアクセス制御回路
１０５が再メモリリード要求信号を出力する。なお，こ
の再メモリリード要求信号は，入出力装置で一般に再実
行を要求する信号を用いる。
検出された場合，再書き込みを直ちに実行し，メモリリ
ード要求を再び行わせるためのメモリアクセス制御回路
１０５が再メモリリード要求信号を出力する。なお，こ
の再メモリリード要求信号は，入出力装置で一般に再実
行を要求する信号を用いる。
【００３７】
【発明の効果】以上説明したように，本発明に係るメモ
リシステム（請求項１）によれば，メモリから読み出し
たデータに誤りが検出され訂正可能である場合，訂正し
たデータを外部の入出力装置にリードデータとして出力
すると共に，再書き込みデータレジスタに記憶し，同時
にエラーを起こしたアドレスを再書き込みアドレスレジ
スタに記憶しておき，メモリアクセス制御回路に対し，
上記記憶してある訂正データをメモリの再び書き込むこ
とを要求する再書き込み要求信号を出力し，メモリアク
セス制御回路によってＣＰＵなどのデータ入出力を行う
データ入出力装置からのメモリリード要求／メモリライ
ト要求，および再書き込み要求信号を入力し，これらを
調停して入出力装置からのメモリアクセスが優先される
ようにし，データ入出力装置からのアクセスウェイトを
最小限にする。これにより，メモリからリードしたデー
タに誤りがあり，訂正可能であれば訂正データをメモリ
に再書き込みすることによるメモリデータのエラーの進
行を阻止することができると共に，さらに再書き込み動
作が外部の入出力装置のアクセスのウェイト状態となる
ことを回避することができる。
リシステム（請求項１）によれば，メモリから読み出し
たデータに誤りが検出され訂正可能である場合，訂正し
たデータを外部の入出力装置にリードデータとして出力
すると共に，再書き込みデータレジスタに記憶し，同時
にエラーを起こしたアドレスを再書き込みアドレスレジ
スタに記憶しておき，メモリアクセス制御回路に対し，
上記記憶してある訂正データをメモリの再び書き込むこ
とを要求する再書き込み要求信号を出力し，メモリアク
セス制御回路によってＣＰＵなどのデータ入出力を行う
データ入出力装置からのメモリリード要求／メモリライ
ト要求，および再書き込み要求信号を入力し，これらを
調停して入出力装置からのメモリアクセスが優先される
ようにし，データ入出力装置からのアクセスウェイトを
最小限にする。これにより，メモリからリードしたデー
タに誤りがあり，訂正可能であれば訂正データをメモリ
に再書き込みすることによるメモリデータのエラーの進
行を阻止することができると共に，さらに再書き込み動
作が外部の入出力装置のアクセスのウェイト状態となる
ことを回避することができる。
【００３８】また，本発明に係るメモリシステム（請求
項２）によれば，請求項１ではメモリリード時でそれが
再書き込みアドレスからのリードの場合，常に再書き込
みを優先させたが，この請求項２では，メモリアクセス
制御回路においてアドレス比較回路から出力される比較
結果が一致である場合，メモリ出力データセレクタに対
して再書き込みデータレジスタの出力がリードデータと
なるように制御するため，リード優先にすることができ
る。
項２）によれば，請求項１ではメモリリード時でそれが
再書き込みアドレスからのリードの場合，常に再書き込
みを優先させたが，この請求項２では，メモリアクセス
制御回路においてアドレス比較回路から出力される比較
結果が一致である場合，メモリ出力データセレクタに対
して再書き込みデータレジスタの出力がリードデータと
なるように制御するため，リード優先にすることができ
る。
【００３９】また，本発明に係るメモリシステム（請求
項３）によれば，請求項１ではメモリリード時でそれが
再書き込みアドレス以外のアドレスからのリードの場
合，常に再書き込みを優先させたが，この請求項３では
メモリリード時にデータ誤りが検出された場合，再書き
込みを直ちに実行し，メモリリード要求を再び行わせる
ためのメモリアクセス制御回路が再メモリリード要求信
号を出力するため，リード優先にすることができる。
項３）によれば，請求項１ではメモリリード時でそれが
再書き込みアドレス以外のアドレスからのリードの場
合，常に再書き込みを優先させたが，この請求項３では
メモリリード時にデータ誤りが検出された場合，再書き
込みを直ちに実行し，メモリリード要求を再び行わせる
ためのメモリアクセス制御回路が再メモリリード要求信
号を出力するため，リード優先にすることができる。
【図１】実施の形態１に係るメモリシステムの構成を示
すブロック図である。
すブロック図である。
【図２】実施の形態２に係るメモリシステムの構成を示
すブロック図である。
すブロック図である。
【図３】実施の形態３に係るメモリシステムの構成を示
すブロック図である。
すブロック図である。
【図４】従来におけるメモリ制御回路の構成を示すブロ
ック図である。
ック図である。
１０１ メモリ １０２ メモリ入力データセレクタ １０３ 再書き込みデータレジスタ １０４ 誤り検出訂正回路 １０５ メモリアクセス制御回路 １０６ 再書き込みアドレスレジスタ １０７ アドレスセレクタ １０８ アドレス比較回路 ２０１ メモリ出力データセレクタ
Claims (3)
- 【請求項１】 読み書き可能なメモリからデータを読み
出し，該データの誤りを検出して訂正可能の場合に訂正
データの再書き込みを実行するメモリシステムにおい
て，前記メモリから読み出したデータの誤りを検出し，
誤り検出時に訂正データを出力する誤り検出訂正回路
と，前記誤り検出訂正回路で誤りが検出された場合，そ
のアドレスを保持する再書き込みアドレスレジスタと，
前記誤り検出訂正回路で誤りが検出された場合に出力さ
れる訂正データを保持する再書き込みデータレジスタ
と，外部から出力されるアドレスと前記再書き込みアド
レスレジスタからのアドレス出力を選択・出力するアド
レスセレクタと，外部から出力されるデータと前記再書
き込みデータレジスタからのデータ出力を選択・出力す
るメモリ入力データセレクタと，外部からの通常のメモ
リアクセス要求と前記訂正データの再書き込み要求の調
停を実行し，メモリアクセスのための制御信号を出力す
るメモリアクセス制御回路と，前記再書き込みアドレス
レジスタの出力と外部から出力されるアドレスの値を比
較し，その結果を前記メモリアクセス制御回路へ与える
アドレス比較回路と，を備えたことを特徴とするメモリ
システム。 - 【請求項２】 前記再書き込みレジスタから出力される
値をメモリからのリードデータとして出力するメモリ出
力データセレクタをさらに備えたことを特徴とする請求
項１に記載のメモリシステム。 - 【請求項３】 前記メモリアクセス制御回路は，メモリ
リード要求を再度出力させるための再メモリリード要求
信号を出力することを特徴とする請求項１に記載のメモ
リシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8316904A JPH10143448A (ja) | 1996-11-14 | 1996-11-14 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8316904A JPH10143448A (ja) | 1996-11-14 | 1996-11-14 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10143448A true JPH10143448A (ja) | 1998-05-29 |
Family
ID=18082214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8316904A Pending JPH10143448A (ja) | 1996-11-14 | 1996-11-14 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10143448A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006260289A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | ソフトエラー訂正方法、メモリ制御装置及びメモリシステム |
| US7702860B2 (en) | 2006-09-21 | 2010-04-20 | Sanyo Electric Co., Ltd. | Memory access apparatus |
| JP2015122132A (ja) * | 2013-12-20 | 2015-07-02 | 富士通セミコンダクター株式会社 | メモリ装置及びメモリ装置の制御方法 |
| CN108806745A (zh) * | 2017-05-02 | 2018-11-13 | 爱思开海力士有限公司 | 存储系统及其操作方法 |
-
1996
- 1996-11-14 JP JP8316904A patent/JPH10143448A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006260289A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | ソフトエラー訂正方法、メモリ制御装置及びメモリシステム |
| US7702860B2 (en) | 2006-09-21 | 2010-04-20 | Sanyo Electric Co., Ltd. | Memory access apparatus |
| JP2015122132A (ja) * | 2013-12-20 | 2015-07-02 | 富士通セミコンダクター株式会社 | メモリ装置及びメモリ装置の制御方法 |
| CN108806745A (zh) * | 2017-05-02 | 2018-11-13 | 爱思开海力士有限公司 | 存储系统及其操作方法 |
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