JPH0266967A - ダイナミックランダムアクセスメモリのセル構造 - Google Patents
ダイナミックランダムアクセスメモリのセル構造Info
- Publication number
- JPH0266967A JPH0266967A JP63218726A JP21872688A JPH0266967A JP H0266967 A JPH0266967 A JP H0266967A JP 63218726 A JP63218726 A JP 63218726A JP 21872688 A JP21872688 A JP 21872688A JP H0266967 A JPH0266967 A JP H0266967A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- capacitor
- single crystal
- oxide film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はダイナミックランダムアクセスメモリ（以下
、ＤＲＡＭと称する）のセル構造に関し、特に、ポリシ
リコンがコンデンサの一方の導体化した電極となり、そ
の上にキャパシタの絶縁膜が形成され、さらにその上に
コンデンサの他方の導体化した電極となるポリシリコン
を有するようなりＲＡＭのセル構造に関する。
、ＤＲＡＭと称する）のセル構造に関し、特に、ポリシ
リコンがコンデンサの一方の導体化した電極となり、そ
の上にキャパシタの絶縁膜が形成され、さらにその上に
コンデンサの他方の導体化した電極となるポリシリコン
を有するようなりＲＡＭのセル構造に関する。
［従来の技術］
近年、半導体集積回路は高集結化され、中でもＤＲＡＭ
は大容量化とともに微細化され先んじて進んでいる。Ｄ
ＲＡＭにとって、微細化に伴って問題となるのがセル容
量の減少である。このセル容量の減少は、ＤＲＡＭの回
路のセンスマージンを小さくするばかりでなく、放射線
であるα線が当たるとメモリの情報が破壊される（これ
をソフトエラーと称する）という重大な問題を引き起こ
す。
は大容量化とともに微細化され先んじて進んでいる。Ｄ
ＲＡＭにとって、微細化に伴って問題となるのがセル容
量の減少である。このセル容量の減少は、ＤＲＡＭの回
路のセンスマージンを小さくするばかりでなく、放射線
であるα線が当たるとメモリの情報が破壊される（これ
をソフトエラーと称する）という重大な問題を引き起こ
す。
このため、従来からＤＲＡＭのセルの構成要素であるコ
ンデンサ容量の増大に対して、様々な工夫がなされてき
た。その中に、セル積上げ方式のスタックドセルという
ものがある。
ンデンサ容量の増大に対して、様々な工夫がなされてき
た。その中に、セル積上げ方式のスタックドセルという
ものがある。
以下、第３Ａ図ないし第３Ｇ図および第４図を参照して
、従来のスタックドセルの一例について説明する。まず
、第３Ａ図に示すように、Ｐ型のシリコン基板１にＬＯ
ＣＯＳ法によりフィールド酸化膜２が熱酸化され、さら
にフィールド酸化膜２の６ｆ１域を除いてゲート酸化膜
３が形成される。
、従来のスタックドセルの一例について説明する。まず
、第３Ａ図に示すように、Ｐ型のシリコン基板１にＬＯ
ＣＯＳ法によりフィールド酸化膜２が熱酸化され、さら
にフィールド酸化膜２の６ｆ１域を除いてゲート酸化膜
３が形成される。
フィールド酸化膜２とゲート酸化膜３の上には、ゲート
電極となる第１ポリシリコン４が堆積され、ゲート電極
のバターニングが施され、第３Ｂ図に示すように、第１
ポリシリコン４をマスクにして、ゲート酸化膜３がエツ
チングされる。
電極となる第１ポリシリコン４が堆積され、ゲート電極
のバターニングが施され、第３Ｂ図に示すように、第１
ポリシリコン４をマスクにして、ゲート酸化膜３がエツ
チングされる。
シリコン基板１上の第１ポリシリコン４からなるゲー）
［極の両側には、第３Ｃ図に示すように、イオン注入に
より、ソース・ドレイン５が形成される。さらに、ｉＢ
Ｄ図に示すように、全体に熱酸化膜６が形成され、その
上にＣＶＤ酸化膜７が堆積される。
［極の両側には、第３Ｃ図に示すように、イオン注入に
より、ソース・ドレイン５が形成される。さらに、ｉＢ
Ｄ図に示すように、全体に熱酸化膜６が形成され、その
上にＣＶＤ酸化膜７が堆積される。
次に、第３Ｅ図に示すように、写真製版と酸化膜ドライ
エツチングにより埋込コンタクト８が開孔され、その上
にストレージノード電極となる第２ポリシリコン９が堆
積される。次に、第３Ｆ図に示すように、ストレージノ
ードをμｍ（定するために、第２ポリンリコン９かエツ
チングされる。さらに、第３Ｇ図に示すように、第２ポ
リンリコン９を熱酸化することにより、キャパシタ絶縁
膜１０が形成され、その上にセルプレートとなる第３ポ
リシリコン１１が堆積される。このようにして、スタッ
クドセルが製作される。
エツチングにより埋込コンタクト８が開孔され、その上
にストレージノード電極となる第２ポリシリコン９が堆
積される。次に、第３Ｆ図に示すように、ストレージノ
ードをμｍ（定するために、第２ポリンリコン９かエツ
チングされる。さらに、第３Ｇ図に示すように、第２ポ
リンリコン９を熱酸化することにより、キャパシタ絶縁
膜１０が形成され、その上にセルプレートとなる第３ポ
リシリコン１１が堆積される。このようにして、スタッ
クドセルが製作される。
［発明が解決しようとする課題］
ところで、１トランジスタ、１キヤパシタ型のＤＲＡＭ
のセルにおけるキャパシタの構成は、股には接合容量と
絶縁酸化膜よりなる平行平板型のコンデンサであるが、
スタックドセルの場合には、第２ポリシリコン９とキャ
パシタ絶縁膜１０と第３ポリシリコン１１より構成され
るコンデンサと、第２ポリシリコンつとシリコン基板１
とが接続されているソース・ドレイン領域５側の接合容
量がキャパシタとなる。
のセルにおけるキャパシタの構成は、股には接合容量と
絶縁酸化膜よりなる平行平板型のコンデンサであるが、
スタックドセルの場合には、第２ポリシリコン９とキャ
パシタ絶縁膜１０と第３ポリシリコン１１より構成され
るコンデンサと、第２ポリシリコンつとシリコン基板１
とが接続されているソース・ドレイン領域５側の接合容
量がキャパシタとなる。
このようなスタックドセルの構成で特に問題となるのは
、先程述べた第２ポリシリコン９を酸化することによっ
てキャパシタ絶縁膜１０を作ることである。従来の平行
平板型コンデンサでは、シリコン基板を熱酸化により作
っていたので、１００人程人程非常に薄い酸化膜でも良
質の膜が得られている。しかしながら、スタックドセル
の場合は、セル面積が小さ（て済む代わりに、ポリシリ
コンを酸化するため、信頼性上問題となる。その様子を
示したのが第４図である。
、先程述べた第２ポリシリコン９を酸化することによっ
てキャパシタ絶縁膜１０を作ることである。従来の平行
平板型コンデンサでは、シリコン基板を熱酸化により作
っていたので、１００人程人程非常に薄い酸化膜でも良
質の膜が得られている。しかしながら、スタックドセル
の場合は、セル面積が小さ（て済む代わりに、ポリシリ
コンを酸化するため、信頼性上問題となる。その様子を
示したのが第４図である。
第４図は第２ポリシリコンとキャパシタ絶縁膜と第３ポ
リシリコンを拡大して示した図である。
リシリコンを拡大して示した図である。
第４図において、第２ポリシリ□コン９を微視的に見る
と、ポリシリコンはグレインに分かれ、また表面には凹
凸が存在する。普通、ポリシリコンは６００℃程度でＣ
ＶＤ法により堆積され、その後の熱酸化は９００℃以上
で行なわれるので、ポリシリコンのグレインが大きく成
長し、第４図に示すようになる。この凹凸を持ったポリ
シリコンを酸化すれば、その凹凸がそのまま維持され、
さらにその上にセルプレートとなる第３ポリシリコン１
１が堆積される。
と、ポリシリコンはグレインに分かれ、また表面には凹
凸が存在する。普通、ポリシリコンは６００℃程度でＣ
ＶＤ法により堆積され、その後の熱酸化は９００℃以上
で行なわれるので、ポリシリコンのグレインが大きく成
長し、第４図に示すようになる。この凹凸を持ったポリ
シリコンを酸化すれば、その凹凸がそのまま維持され、
さらにその上にセルプレートとなる第３ポリシリコン１
１が堆積される。
第４図に示したような構造の酸化膜は、電界集中が起き
、高温バイアスのストレス試験において、絶縁破壊を起
こしやすいという問題点があった。
、高温バイアスのストレス試験において、絶縁破壊を起
こしやすいという問題点があった。
それゆえに、この発明の主たる目的は、良質なキャパシ
タ絶縁膜を得ることのできるようなりＲＡＭのセル構造
を提供することである。
タ絶縁膜を得ることのできるようなりＲＡＭのセル構造
を提供することである。
［課題を解決するための手段］
この発明はシリコン基板と逆導電型式の領域をＨし、そ
の領域に接続されるポリシリコンがコンデンサの一方の
導体化した電極となり、その上にキャパシタの絶縁膜が
形成され、さらにその上にコンデンサの他方の導体化し
た電極となるポリシリコンを有するＤＲＡＭであって、
下層のポリシリコンを単結晶した後に、熱シリコン酸化
膜を形成したコンデンサを備えて構成される。
の領域に接続されるポリシリコンがコンデンサの一方の
導体化した電極となり、その上にキャパシタの絶縁膜が
形成され、さらにその上にコンデンサの他方の導体化し
た電極となるポリシリコンを有するＤＲＡＭであって、
下層のポリシリコンを単結晶した後に、熱シリコン酸化
膜を形成したコンデンサを備えて構成される。
［作用］
この発明に係るＤＲＡＭのセル構造は、キャパシタ絶縁
膜を形成する前に、ポリシリコンをたとえばレーザアニ
ールまたはランプアニールにより（１１結晶化すること
により、良質な絶縁酸化膜を得ることができる。
膜を形成する前に、ポリシリコンをたとえばレーザアニ
ールまたはランプアニールにより（１１結晶化すること
により、良質な絶縁酸化膜を得ることができる。
［発明の実施例］
第１Ａ図ないし第１Ｈ図はこの発明の一実施例の製造方
法を説明するための図である。第１Ａ図ないし第１Ｈ図
のうち、第１Ａ図ないし第１Ｅ図に係る工程は前述の第
３Ａ図ないし第３Ｅ図で説明した工程と同じであるため
、その詳細な説明は省略する。
法を説明するための図である。第１Ａ図ないし第１Ｈ図
のうち、第１Ａ図ないし第１Ｅ図に係る工程は前述の第
３Ａ図ないし第３Ｅ図で説明した工程と同じであるため
、その詳細な説明は省略する。
この発明の特徴は第１Ｆ図ないし第１Ｈ図に示されてい
る。すなわち、第１Ｅ図に示すように、ＣＶＤ酸化膜７
の上に第２ポリシリコン９が堆積された後、第１Ｆ図に
示すように、第２ポリシリコン９に対して、所望のスト
レージノードのパタニングが行なわれる。そして、第１
Ｇ図に示すように、第２ポリシリコン９を単結晶化させ
るために、レーザアニールあるいはランプアニールが行
なわれる。このとき、第２ポリシリコン９はシリコン基
板１と同一の軸方向に、第２ポリシリコン９とシリコン
基板１との界面から単結晶が成長し始め、やがてすべて
の第２ポリシリコン９か１１１結晶化し、＋１を結晶ス
トレージノード１２となる。
る。すなわち、第１Ｅ図に示すように、ＣＶＤ酸化膜７
の上に第２ポリシリコン９が堆積された後、第１Ｆ図に
示すように、第２ポリシリコン９に対して、所望のスト
レージノードのパタニングが行なわれる。そして、第１
Ｇ図に示すように、第２ポリシリコン９を単結晶化させ
るために、レーザアニールあるいはランプアニールが行
なわれる。このとき、第２ポリシリコン９はシリコン基
板１と同一の軸方向に、第２ポリシリコン９とシリコン
基板１との界面から単結晶が成長し始め、やがてすべて
の第２ポリシリコン９か１１１結晶化し、＋１を結晶ス
トレージノード１２となる。
その後、第１Ｈ図に示すように、キャパシタ絶縁膜１０
を形成するために、単結晶ストレージノード１２が熱酸
化され、コンデンサのもう一方の７は極となる第３ポリ
シリコン１１が堆積される。
を形成するために、単結晶ストレージノード１２が熱酸
化され、コンデンサのもう一方の７は極となる第３ポリ
シリコン１１が堆積される。
上述のごとくして、第２ポリシリコン９を単結晶化する
ことにより、第２図に示すように、単結晶されたストレ
ージノード１２の平面は微視的に見ても非常に・１尺坦
となるので、後に続くキャパシタ絶縁膜１０も非常に平
坦にできる。このため、局所的な電界集中を抑えること
ができ、信頼性の高い膜形成が可能となる。
ことにより、第２図に示すように、単結晶されたストレ
ージノード１２の平面は微視的に見ても非常に・１尺坦
となるので、後に続くキャパシタ絶縁膜１０も非常に平
坦にできる。このため、局所的な電界集中を抑えること
ができ、信頼性の高い膜形成が可能となる。
なお、上述の実施例では、キャパシタ絶縁膜１０は第２
ポリシリコン９を単結晶化したものを熱シリコン酸化膜
のみで形成したが、さらに信頼性を向上させるために、
熱シリコン窒化膜を堆積するようにしてもよい。
ポリシリコン９を単結晶化したものを熱シリコン酸化膜
のみで形成したが、さらに信頼性を向上させるために、
熱シリコン窒化膜を堆積するようにしてもよい。
［発明の効果コ
以上のように、この発明によれば、キャパシタ絶縁膜を
形成する前に、ポリンリコンをレーザアニールまたはラ
ンプアニールなどにより単結晶化するようにしたので、
良質な絶縁酸化膜を得ることができ、信頼性を向上でき
る。
形成する前に、ポリンリコンをレーザアニールまたはラ
ンプアニールなどにより単結晶化するようにしたので、
良質な絶縁酸化膜を得ることができ、信頼性を向上でき
る。
第１Ａ図ないし第１Ｈ図はこの発明の一実施例の製造方
法を説明するための図である。第２図は１１１、結晶ス
トレージノードと第３ポリシリコンとキャパシタ絶縁膜
を拡大して示した断面図である。 第３八図ないし第３Ｇ図は従来のＤＲＡＭのセルの製造
方法を説明するための図である。第４図は従来の第２ポ
リシリコンとキャパシタ絶縁膜と第３ポリシリコンを拡
大して示す断面図である。 図において、１はシリコン基板、２はフィールド酸化膜
、３はゲート酸化膜、４は第１ポリシリコン、５はソー
ス・ドレイン領域、６は熱シリコン酸化膜、７はＣＶＤ
シリコン酸化膜、８は埋込コンタクト領域、９は第２ポ
リシリコン、１０はキャパシタ絶縁膜、１１は第３ポリ
シリコン、１２は単結晶ストレージノードを示す。 第１八刀 第り８圀 第１Ｄ回
法を説明するための図である。第２図は１１１、結晶ス
トレージノードと第３ポリシリコンとキャパシタ絶縁膜
を拡大して示した断面図である。 第３八図ないし第３Ｇ図は従来のＤＲＡＭのセルの製造
方法を説明するための図である。第４図は従来の第２ポ
リシリコンとキャパシタ絶縁膜と第３ポリシリコンを拡
大して示す断面図である。 図において、１はシリコン基板、２はフィールド酸化膜
、３はゲート酸化膜、４は第１ポリシリコン、５はソー
ス・ドレイン領域、６は熱シリコン酸化膜、７はＣＶＤ
シリコン酸化膜、８は埋込コンタクト領域、９は第２ポ
リシリコン、１０はキャパシタ絶縁膜、１１は第３ポリ
シリコン、１２は単結晶ストレージノードを示す。 第１八刀 第り８圀 第１Ｄ回
Claims (1)
- 【特許請求の範囲】 シリコン基板とは逆導電型式の領域を有し、該領域に
接続されるポリシリコンがコンデンサの一方の導体化し
た電極となり、その上にキャパシタの絶縁膜が形成され
、さらにその上にコンデンサの他方の導体化した電極と
なるポリシリコンを有するダイナミックランダムアクセ
スメモリにおいて、 前記下層のポリシリコンを単結晶した後に、熱シリコン
酸化膜を形成したコンデンサを含むことを特徴とする、
ダイナミックランダムアクセスメモリのセル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218726A JPH0266967A (ja) | 1988-08-31 | 1988-08-31 | ダイナミックランダムアクセスメモリのセル構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218726A JPH0266967A (ja) | 1988-08-31 | 1988-08-31 | ダイナミックランダムアクセスメモリのセル構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0266967A true JPH0266967A (ja) | 1990-03-07 |
Family
ID=16724474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63218726A Pending JPH0266967A (ja) | 1988-08-31 | 1988-08-31 | ダイナミックランダムアクセスメモリのセル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0266967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282162A (en) * | 1990-05-24 | 1994-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having capacitor of thin film transistor structure |
| US5563434A (en) * | 1990-05-24 | 1996-10-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device having capacitor of thin film transistor structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142949A (ja) * | 1984-08-07 | 1986-03-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62118572A (ja) * | 1985-11-18 | 1987-05-29 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-08-31 JP JP63218726A patent/JPH0266967A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142949A (ja) * | 1984-08-07 | 1986-03-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62118572A (ja) * | 1985-11-18 | 1987-05-29 | Fujitsu Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282162A (en) * | 1990-05-24 | 1994-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having capacitor of thin film transistor structure |
| US5563434A (en) * | 1990-05-24 | 1996-10-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device having capacitor of thin film transistor structure |
| US5796137A (en) * | 1990-05-24 | 1998-08-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device having capacitor of thin film transistor structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4742018A (en) | Process for producing memory cell having stacked capacitor | |
| JPS63120462A (ja) | １デバイス型メモリ・セルの製造方法 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| JPH0294471A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0326547B2 (ja) | ||
| US5292679A (en) | Process for producing a semiconductor memory device having memory cells including transistors and capacitors | |
| JPS62193275A (ja) | ３次元１トランジスタ・セル装置およびその製造方法 | |
| JPH01270344A (ja) | 半導体装置の製造方法 | |
| JPS63226955A (ja) | 容量素子の製造方法 | |
| JPS61107768A (ja) | 半導体記憶装置 | |
| JPH02129956A (ja) | 半導体メモリ素子の製造方法 | |
| JP3085831B2 (ja) | 半導体装置の製造方法 | |
| JPS61294854A (ja) | 半導体装置 | |
| JPH022672A (ja) | 半導体メモリセルとその製造方法 | |
| JPS63300518A (ja) | 誘電体膜の形成方法 | |
| JP3079558B2 (ja) | 半導体メモリセルの形成方法 | |
| JPH01154552A (ja) | 半導体メモリ集積回路装置及びその製造方法 | |
| JPH08288472A (ja) | 半導体メモリセル及びその製造方法 | |
| JPH0370381B2 (ja) | ||
| JPH04291959A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2705146B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP2633577B2 (ja) | ダイナミックメモリセル及びその製造方法 | |
| KR940004596B1 (ko) | 반도체 기억 장치의 제조방법 | |
| JPH04216666A (ja) | 半導体装置及びその製造方法 | |
| JP2827377B2 (ja) | 半導体集積回路 |