JPH04291959A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH04291959A JPH04291959A JP3080421A JP8042191A JPH04291959A JP H04291959 A JPH04291959 A JP H04291959A JP 3080421 A JP3080421 A JP 3080421A JP 8042191 A JP8042191 A JP 8042191A JP H04291959 A JPH04291959 A JP H04291959A
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（ｔｈｉｎ
ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ（
ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍ
ｅｍｏｒｙ）と呼ばれる半導体記憶装置及びその製造方
法の改良に関する。
ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ（
ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍ
ｅｍｏｒｙ）と呼ばれる半導体記憶装置及びその製造方
法の改良に関する。
【０００２】近年に至るまで、ＳＲＡＭとして高抵抗を
負荷とする型式のものが多用されてきた。然しながら、
集積度が向上してメモリ・セル数が増加すると、消費電
流が増加して様々な問題が発生するので、それを回避し
なければならないことや半導体技術の進歩もあってＴＦ
Ｔを負荷とするＳＲＡＭが実現されるようになった。と
ころが、ＴＦＴを負荷とすることに起因して、別の新た
な問題が起こるので、それを解消する必要がある。
負荷とする型式のものが多用されてきた。然しながら、
集積度が向上してメモリ・セル数が増加すると、消費電
流が増加して様々な問題が発生するので、それを回避し
なければならないことや半導体技術の進歩もあってＴＦ
Ｔを負荷とするＳＲＡＭが実現されるようになった。と
ころが、ＴＦＴを負荷とすることに起因して、別の新た
な問題が起こるので、それを解消する必要がある。
【０００３】
【従来の技術】図３３乃至図４２は高抵抗負荷型ＳＲＡ
Ｍを製造する方法の従来例を解説する為の工程要所に於
ける要部切断側面図を、また、図４３乃至図４８は高抵
抗負荷型ＳＲＡＭを製造する方法の従来例を解説する為
の工程要所に於ける要部平面図をそれぞれ表してあり、
以下、これ等の図を参照しつつ説明する。尚、図３３乃
至図４２の要部切断側面図は要部平面図である図４８に
表されている線Ｙ−Ｙに沿う切断面を採ってある。
Ｍを製造する方法の従来例を解説する為の工程要所に於
ける要部切断側面図を、また、図４３乃至図４８は高抵
抗負荷型ＳＲＡＭを製造する方法の従来例を解説する為
の工程要所に於ける要部平面図をそれぞれ表してあり、
以下、これ等の図を参照しつつ説明する。尚、図３３乃
至図４２の要部切断側面図は要部平面図である図４８に
表されている線Ｙ−Ｙに沿う切断面を採ってある。
【０００４】図３３及び図４３参照
３３−（１）
例えば二酸化シリコン（ＳｉＯ２ ）膜をパッド膜とし
、その上に積層された窒化シリコン（Ｓｉ３ Ｎ４ ）
膜を耐酸化性マスク膜とする選択的熱酸化（例えばｌｏ
ｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃ
ｏｎ：ＬＯＣＯＳ）法を適用することに依り、シリコン
半導体基板１上にＳｉＯ２ からなる厚さ例えば４００
０〔Å〕のフィールド絶縁膜２を形成する。 ３３−（２） 選択的熱酸化を行う際に用いたＳｉ３ Ｎ４ 膜やＳｉ
Ｏ２ 膜を除去してシリコン半導体基板１に於ける活性
領域を表出させる。
、その上に積層された窒化シリコン（Ｓｉ３ Ｎ４ ）
膜を耐酸化性マスク膜とする選択的熱酸化（例えばｌｏ
ｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃ
ｏｎ：ＬＯＣＯＳ）法を適用することに依り、シリコン
半導体基板１上にＳｉＯ２ からなる厚さ例えば４００
０〔Å〕のフィールド絶縁膜２を形成する。 ３３−（２） 選択的熱酸化を行う際に用いたＳｉ３ Ｎ４ 膜やＳｉ
Ｏ２ 膜を除去してシリコン半導体基板１に於ける活性
領域を表出させる。
【０００５】図３４及び図４３参照
３４−（１）
熱酸化法を適用することに依り、ＳｉＯ２ からなる厚
さ例えば１００〔Å〕のゲート絶縁膜３を形成する。 ３４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
さ例えば１００〔Å〕のゲート絶縁膜３を形成する。 ３４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
【０００６】図３５及び図４３参照
３５−（１）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄ
ｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り
、厚さ例えば１５００〔Å〕である第一の多結晶シリコ
ン膜を形成する。 ３５−（２） 気相拡散法を適用することに依り、例えば１×１０２１
〔ｃｍ−３〕の燐（Ｐ）の導入を行ってｎ＋ −不純物
領域５′を形成する。尚、図４３では、簡明にする為、
第一の多結晶シリコン膜を省略してある。
ｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り
、厚さ例えば１５００〔Å〕である第一の多結晶シリコ
ン膜を形成する。 ３５−（２） 気相拡散法を適用することに依り、例えば１×１０２１
〔ｃｍ−３〕の燐（Ｐ）の導入を行ってｎ＋ −不純物
領域５′を形成する。尚、図４３では、簡明にする為、
第一の多結晶シリコン膜を省略してある。
【０００７】図３６及び図４４参照
３６−（１）
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とする反応
性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、
第一の多結晶シリコン膜のパターニングを行ってゲート
電極４を形成する。尚、このゲート電極４はワード線、
ドライバ・トランジスタのゲート電極である。 ３６−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０１５〔ｃｍ−２〕、加速エネルギを４０〔ｋｅＶ〕と
してＡｓイオンの打ち込みを行ってソース領域５及びド
レイン領域６を形成する。
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とする反応
性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、
第一の多結晶シリコン膜のパターニングを行ってゲート
電極４を形成する。尚、このゲート電極４はワード線、
ドライバ・トランジスタのゲート電極である。 ３６−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０１５〔ｃｍ−２〕、加速エネルギを４０〔ｋｅＶ〕と
してＡｓイオンの打ち込みを行ってソース領域５及びド
レイン領域６を形成する。
【０００８】図３７及び図４４参照
３７−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜７を形成する。 ３７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩ
Ｅ法を適用することに依って接地線コンタクト・ホール
７Ａを形成する。尚、接地線コンタクト・ホール７Ａは
図３７では見えない。
Å〕のＳｉＯ２ からなる絶縁膜７を形成する。 ３７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩ
Ｅ法を適用することに依って接地線コンタクト・ホール
７Ａを形成する。尚、接地線コンタクト・ホール７Ａは
図３７では見えない。
【０００９】図３８及び図４５参照
３８−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１５００〔
Å〕の第二の多結晶シリコン膜を形成する。 ３８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第二の多結晶シリコン膜の
パターニングを行って接地線８を形成する。
Å〕の第二の多結晶シリコン膜を形成する。 ３８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第二の多結晶シリコン膜の
パターニングを行って接地線８を形成する。
【００１０】図３９及び図４５参照
３９−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜９を形成する。 ３９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜９の選択的エッチング
を行って負荷抵抗コンタクト・ホール９Ａを形成する。
Å〕のＳｉＯ２ からなる絶縁膜９を形成する。 ３９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜９の選択的エッチング
を行って負荷抵抗コンタクト・ホール９Ａを形成する。
【００１１】図４０及び図４６参照
４０−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１５００〔
Å〕の第三の多結晶シリコン膜を形成する。 ４０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１５〔ｃｍ−２〕、また、加速エネルギを３０〔
ｋｅＶ〕として、正側電源電圧ＶＣＣの供給線となるべ
き部分及び高抵抗負荷がゲート電極４とコンタクトする
部分にＡｓイオンの打ち込みを行う。 ４０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってコンタクト部分１０、高抵抗負荷
１１、ＶＣＣ供給線１２を形成する。
Å〕の第三の多結晶シリコン膜を形成する。 ４０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１５〔ｃｍ−２〕、また、加速エネルギを３０〔
ｋｅＶ〕として、正側電源電圧ＶＣＣの供給線となるべ
き部分及び高抵抗負荷がゲート電極４とコンタクトする
部分にＡｓイオンの打ち込みを行う。 ４０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってコンタクト部分１０、高抵抗負荷
１１、ＶＣＣ供給線１２を形成する。
【００１２】図４１及び図４６参照
４１−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜及び厚さ例えば５００
０〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる絶縁膜を形成
する。尚、図では、前記二層の絶縁膜を一体にして表し
てあり、これを絶縁膜１３とする。 ４１−（２） 絶縁膜１３をリフローして平坦化する為の熱処理を行う
。 ４１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜１３等の選択的エッチ
ングを行ってビット線コンタクト・ホール１３Ａを形成
する。
Å〕のＳｉＯ２ からなる絶縁膜及び厚さ例えば５００
０〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる絶縁膜を形成
する。尚、図では、前記二層の絶縁膜を一体にして表し
てあり、これを絶縁膜１３とする。 ４１−（２） 絶縁膜１３をリフローして平坦化する為の熱処理を行う
。 ４１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜１３等の選択的エッチ
ングを行ってビット線コンタクト・ホール１３Ａを形成
する。
【００１３】図４２及び図４７参照
４２−（１）
スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線１４を形成する。尚、図３３乃至図４７に記載された
記号で説明されていないもの、例えば、ＢＬなどは後に
説明する図４９と対比すると明らかになる。
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線１４を形成する。尚、図３３乃至図４７に記載された
記号で説明されていないもの、例えば、ＢＬなどは後に
説明する図４９と対比すると明らかになる。
【００１４】図４８は前記説明した工程を経て完成され
た高抵抗負荷型ＳＲＡＭの要部平面図であり、図３３乃
至図４７に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする為
、図４８では図４２並びに図４７に見られるＡｌからな
るビット線は除去してある。
た高抵抗負荷型ＳＲＡＭの要部平面図であり、図３３乃
至図４７に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする為
、図４８では図４２並びに図４７に見られるＡｌからな
るビット線は除去してある。
【００１５】図４９は図３３乃至図４８について説明し
た高抵抗負荷型ＳＲＡＭの要部等価回路図を表している
。図に於いて、Ｑ１及びＱ２は駆動用トランジスタ、Ｑ
３及びＱ４はトランスファ・ゲート・トランジスタ、Ｒ
１及びＲ２は高抵抗負荷、ＷＬはワード線、ＢＬ及び／
ＢＬはビット線、Ｓ１及びＳ２はノード、ＶＣＣは正側
電源電圧、ＶＳＳは負側電源電圧をそれぞれ示している
。
た高抵抗負荷型ＳＲＡＭの要部等価回路図を表している
。図に於いて、Ｑ１及びＱ２は駆動用トランジスタ、Ｑ
３及びＱ４はトランスファ・ゲート・トランジスタ、Ｒ
１及びＲ２は高抵抗負荷、ＷＬはワード線、ＢＬ及び／
ＢＬはビット線、Ｓ１及びＳ２はノード、ＶＣＣは正側
電源電圧、ＶＳＳは負側電源電圧をそれぞれ示している
。
【００１６】この高抵抗負荷型ＳＲＡＭに於ける動作、
特に、記憶保持については次のようにして行われる。 今、正側電源電圧ＶＣＣ＝５〔Ｖ〕、負側電源電圧ＶＳ
Ｓ＝０〔Ｖ〕にそれぞれ設定され、ノードＳ１＝５〔Ｖ
〕、ノードＳ２＝０〔Ｖ〕であるとすると、トランジス
タＱ２がオン状態、トランジスタＱ１がオフ状態になっ
ている。ノードＳ１に於いては、トランジスタＱ１がオ
フ状態で、且つ、その場合の抵抗値が高抵抗負荷Ｒ１に
比較して充分に高ければ、電位は５〔Ｖ〕に維持される
。ノードＳ２に於いては、トランジスタＱ２がオン状態
で、且つ、その場合の抵抗値が高抵抗負荷Ｒ２に比較し
て充分に低ければ、電位は０〔Ｖ〕に維持される。
特に、記憶保持については次のようにして行われる。 今、正側電源電圧ＶＣＣ＝５〔Ｖ〕、負側電源電圧ＶＳ
Ｓ＝０〔Ｖ〕にそれぞれ設定され、ノードＳ１＝５〔Ｖ
〕、ノードＳ２＝０〔Ｖ〕であるとすると、トランジス
タＱ２がオン状態、トランジスタＱ１がオフ状態になっ
ている。ノードＳ１に於いては、トランジスタＱ１がオ
フ状態で、且つ、その場合の抵抗値が高抵抗負荷Ｒ１に
比較して充分に高ければ、電位は５〔Ｖ〕に維持される
。ノードＳ２に於いては、トランジスタＱ２がオン状態
で、且つ、その場合の抵抗値が高抵抗負荷Ｒ２に比較し
て充分に低ければ、電位は０〔Ｖ〕に維持される。
【００１７】ところが、前記条件下では、正側電源電圧
ＶＣＣ供給線側からノードＳ２を介して負側電源電圧Ｖ
ＳＳ供給線側に直流電流が流れ、その値は高抵抗負荷Ｒ
２の値に反比例する。
ＶＣＣ供給線側からノードＳ２を介して負側電源電圧Ｖ
ＳＳ供給線側に直流電流が流れ、その値は高抵抗負荷Ｒ
２の値に反比例する。
【００１８】このような高抵抗負荷型ＳＲＡＭの集積度
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷Ｒ２及びＲ１の値を大きく
することが必要となる。然しながら、この抵抗値が大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードＳ１に於ける電位
を安定に維持することが難しくなる。
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷Ｒ２及びＲ１の値を大きく
することが必要となる。然しながら、この抵抗値が大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードＳ１に於ける電位
を安定に維持することが難しくなる。
【００１９】前記説明したような背景があって、高抵抗
の代わりにＴＦＴを負荷とするＴＦＴ負荷型ＳＲＡＭが
登場したのである。
の代わりにＴＦＴを負荷とするＴＦＴ負荷型ＳＲＡＭが
登場したのである。
【００２０】ここでＴＦＴ負荷型ＳＲＡＭについて説明
するが、前記高抵抗負荷型ＳＲＡＭの説明と同様、先ず
、ＴＦＴ負荷型ＳＲＡＭを製造する場合から説明しよう
。
するが、前記高抵抗負荷型ＳＲＡＭの説明と同様、先ず
、ＴＦＴ負荷型ＳＲＡＭを製造する場合から説明しよう
。
【００２１】図５０乃至図５３はＴＦＴ負荷型ＳＲＡＭ
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図５４乃至図５７はＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図５０乃至
図５３の要部切断側面図は要部平面図である図５７に表
されている線Ｙ−Ｙに沿う切断面を採ってある。尚、前
記説明した高抵抗負荷型ＳＲＡＭを製造する場合の工程
である３３−（１）から３９−（２）まで、即ち、負荷
抵抗コンタクト・ホール９Ａを形成するまでの工程は、
このＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆ど同じ
であり、唯、第二の多結晶シリコン膜で構成されている
接地線８に対し、第三の多結晶シリコン膜で構成される
ＴＦＴに於けるゲート電極が活性領域や第一の多結晶シ
リコン膜で構成されているゲート電極４とコンタクトさ
せるために必要な開口８Ａ（図５４を参照）を形成して
ある点が相違するのみであるため、その後の段階から説
明するものとする。勿論、図３３乃至図４９に於いて用
いた記号と同記号は同部分を表すか或いは同じ意味を持
つものとする。
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図５４乃至図５７はＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図５０乃至
図５３の要部切断側面図は要部平面図である図５７に表
されている線Ｙ−Ｙに沿う切断面を採ってある。尚、前
記説明した高抵抗負荷型ＳＲＡＭを製造する場合の工程
である３３−（１）から３９−（２）まで、即ち、負荷
抵抗コンタクト・ホール９Ａを形成するまでの工程は、
このＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆ど同じ
であり、唯、第二の多結晶シリコン膜で構成されている
接地線８に対し、第三の多結晶シリコン膜で構成される
ＴＦＴに於けるゲート電極が活性領域や第一の多結晶シ
リコン膜で構成されているゲート電極４とコンタクトさ
せるために必要な開口８Ａ（図５４を参照）を形成して
ある点が相違するのみであるため、その後の段階から説
明するものとする。勿論、図３３乃至図４９に於いて用
いた記号と同記号は同部分を表すか或いは同じ意味を持
つものとする。
【００２２】図５０及び図５４参照
５０−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１５００〔
Å〕の第三の多結晶シリコン膜を形成する。 ５０−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを２０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 ５０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってＴＦＴのゲート電極１５を形成す
る。
Å〕の第三の多結晶シリコン膜を形成する。 ５０−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを２０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 ５０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってＴＦＴのゲート電極１５を形成す
る。
【００２３】図５１及び図５４参照
５１−（１）
ＣＶＤ法を適用することに依り、ＳｉＯ２ からなる厚
さ例えば３００〔Å〕であるＴＦＴのゲート絶縁膜１６
を形成する。 ５１−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレイン・コンタクト・ホール１６
Ａを形成する。
さ例えば３００〔Å〕であるＴＦＴのゲート絶縁膜１６
を形成する。 ５１−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレイン・コンタクト・ホール１６
Ａを形成する。
【００２４】図５２及び図５５参照
５２−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第四の多結晶シリコン膜を形成する。 ５２−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１４〔ｃｍ−２〕、また、加速エネルギを５〔ｋ
ｅＶ〕として、ＴＦＴのソース領域及びドレイン領域と
なるべき部分、Ｖｃｃ供給線となるべき部分にＢイオン
の打ち込みを行う。 ５２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第四の多結晶シリコン膜の
パターニングを行ってＴＦＴのソース領域１７、ドレイ
ン領域１８、チャネル領域１９、ＶＣＣ供給線２０を形
成する。
〕の第四の多結晶シリコン膜を形成する。 ５２−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１４〔ｃｍ−２〕、また、加速エネルギを５〔ｋ
ｅＶ〕として、ＴＦＴのソース領域及びドレイン領域と
なるべき部分、Ｖｃｃ供給線となるべき部分にＢイオン
の打ち込みを行う。 ５２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第四の多結晶シリコン膜の
パターニングを行ってＴＦＴのソース領域１７、ドレイ
ン領域１８、チャネル領域１９、ＶＣＣ供給線２０を形
成する。
【００２５】図５３及び図５６参照
５３−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図４１及び図４２と同様、二層の絶縁
膜を一体にして表してあり、これを絶縁膜２１とする。 ５３−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行う
。 ５３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２１等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ５３−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。尚、図５０乃至図５６に記載された
記号で説明されていないもの、例えば、ＢＬなどは後に
説明する図５８と対比すると明らかになる。
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図４１及び図４２と同様、二層の絶縁
膜を一体にして表してあり、これを絶縁膜２１とする。 ５３−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行う
。 ５３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２１等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ５３−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。尚、図５０乃至図５６に記載された
記号で説明されていないもの、例えば、ＢＬなどは後に
説明する図５８と対比すると明らかになる。
【００２６】図５７は前記説明した工程を経て完成され
たＴＦＴ負荷型ＳＲＡＭの要部平面図であり、図３３乃
至図５６に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にするた
め、図５７では図５３並びに図５６に見られるＡｌから
なるビット線は除去してある。
たＴＦＴ負荷型ＳＲＡＭの要部平面図であり、図３３乃
至図５６に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にするた
め、図５７では図５３並びに図５６に見られるＡｌから
なるビット線は除去してある。
【００２７】図５８は図５０乃至図５６について説明し
たＴＦＴ負荷型ＳＲＡＭの要部等価回路図を表している
。尚、図５０乃至図５７と図４９に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。図に於いて、Ｑ５及びＱ６は負荷用ＴＦＴであるト
ランジスタをそれぞれ示している。
たＴＦＴ負荷型ＳＲＡＭの要部等価回路図を表している
。尚、図５０乃至図５７と図４９に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。図に於いて、Ｑ５及びＱ６は負荷用ＴＦＴであるト
ランジスタをそれぞれ示している。
【００２８】このＴＦＴ負荷型ＳＲＡＭに於ける動作、
特に、記憶保持については次のようにして行われる。
特に、記憶保持については次のようにして行われる。
【００２９】今、正側電源電圧ＶＣＣ＝５〔Ｖ〕、負側
電源電圧ＶＳＳ＝０〔Ｖ〕にそれぞれ設定され、ノード
Ｓ１＝５〔Ｖ〕、ノードＳ２＝０〔Ｖ〕であるとすると
、トランジスタＱ２がオン状態で且つトランジスタＱ６
がオフ状態、そして、トランジスタＱ１がオフ状態で且
つトランジスタＱ５がオン状態になっている。ノードＳ
１に於いては、トランジスタＱ１がオフ状態であって、
且つ、その場合の抵抗値がトランジスタＱ５のオン状態
に比較して充分に高ければ、電位は５〔Ｖ〕に維持され
る。ノードＳ２に於いては、トランジスタＱ２がオン状
態であって、且つ、その場合の抵抗値がトランジスタＱ
６のオフ状態に比較して充分に低ければ、電位は０〔Ｖ
〕に維持される。
電源電圧ＶＳＳ＝０〔Ｖ〕にそれぞれ設定され、ノード
Ｓ１＝５〔Ｖ〕、ノードＳ２＝０〔Ｖ〕であるとすると
、トランジスタＱ２がオン状態で且つトランジスタＱ６
がオフ状態、そして、トランジスタＱ１がオフ状態で且
つトランジスタＱ５がオン状態になっている。ノードＳ
１に於いては、トランジスタＱ１がオフ状態であって、
且つ、その場合の抵抗値がトランジスタＱ５のオン状態
に比較して充分に高ければ、電位は５〔Ｖ〕に維持され
る。ノードＳ２に於いては、トランジスタＱ２がオン状
態であって、且つ、その場合の抵抗値がトランジスタＱ
６のオフ状態に比較して充分に低ければ、電位は０〔Ｖ
〕に維持される。
【００３０】このように、前記条件下では、負荷である
トランジスタＱ５或いはトランジスタＱ６の抵抗値が記
憶情報に応じて変化するので、前記高抵抗負荷型ＳＲＡ
Ｍに於ける問題は解消され、安定な情報記憶を行うこと
ができる。尚、ここで用いたトランジスタＱ５及びＱ６
のチャネル、即ち、負荷用ＴＦＴに於けるチャネルは多
結晶シリコンで構成され、結晶状態が単結晶に比較して
遙に悪いものであるから、オフ状態にある場合に於いて
も電流がリークし易く、そのリーク電流は、そのままチ
ップの消費電流となってしまうので、成るべく小型に作
成することが望ましい。
トランジスタＱ５或いはトランジスタＱ６の抵抗値が記
憶情報に応じて変化するので、前記高抵抗負荷型ＳＲＡ
Ｍに於ける問題は解消され、安定な情報記憶を行うこと
ができる。尚、ここで用いたトランジスタＱ５及びＱ６
のチャネル、即ち、負荷用ＴＦＴに於けるチャネルは多
結晶シリコンで構成され、結晶状態が単結晶に比較して
遙に悪いものであるから、オフ状態にある場合に於いて
も電流がリークし易く、そのリーク電流は、そのままチ
ップの消費電流となってしまうので、成るべく小型に作
成することが望ましい。
【００３１】ところで、図５３を見れば明らかであるが
、このＴＦＴ負荷型ＳＲＡＭに於いては、最上層にＡｌ
膜からなるビット線２２が設けてあり、ＰＳＧなどから
なる絶縁膜２１を介し、ビット線２２の直下に負荷用Ｔ
ＦＴのチャネルが存在している。
、このＴＦＴ負荷型ＳＲＡＭに於いては、最上層にＡｌ
膜からなるビット線２２が設けてあり、ＰＳＧなどから
なる絶縁膜２１を介し、ビット線２２の直下に負荷用Ｔ
ＦＴのチャネルが存在している。
【００３２】このような構成は、Ａｌ膜からなるビット
線２２をゲート電極、また、その下の絶縁膜２１をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線２２の電位は０〔Ｖ〕（
ＶＳＳ）〜５〔Ｖ〕（ＶＣＣ）の間を変化し、その為、
オフ状態にあるべきＴＦＴ、即ち、トランジスタＱ６が
オン状態に近くなり、リーク電流が増加し、寄生効果が
顕著になってしまう。そこで、このような問題を解消し
ようとして、ＴＦＴ負荷型ＳＲＡＭの改良型である二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭが開発された。
線２２をゲート電極、また、その下の絶縁膜２１をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線２２の電位は０〔Ｖ〕（
ＶＳＳ）〜５〔Ｖ〕（ＶＣＣ）の間を変化し、その為、
オフ状態にあるべきＴＦＴ、即ち、トランジスタＱ６が
オン状態に近くなり、リーク電流が増加し、寄生効果が
顕著になってしまう。そこで、このような問題を解消し
ようとして、ＴＦＴ負荷型ＳＲＡＭの改良型である二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭが開発された。
【００３３】この二重ゲート構造ＴＦＴ負荷型ＳＲＡＭ
では、図５０乃至図５８について説明したＴＦＴ負荷型
ＳＲＡＭに於ける第三の多結晶シリコン膜、具体的には
、ＴＦＴのゲート電極１５と全く同じパターンをもつ第
二ゲート電極を構成する第五の多結晶シリコン膜をソー
ス領域１７、ドレイン領域１８、チャネル領域１９、Ｖ
ＣＣ供給線２０などを構成している第四の多結晶シリコ
ン膜とＡｌからなるビット線２２との間に介在させるこ
とで前記問題を解消している。
では、図５０乃至図５８について説明したＴＦＴ負荷型
ＳＲＡＭに於ける第三の多結晶シリコン膜、具体的には
、ＴＦＴのゲート電極１５と全く同じパターンをもつ第
二ゲート電極を構成する第五の多結晶シリコン膜をソー
ス領域１７、ドレイン領域１８、チャネル領域１９、Ｖ
ＣＣ供給線２０などを構成している第四の多結晶シリコ
ン膜とＡｌからなるビット線２２との間に介在させるこ
とで前記問題を解消している。
【００３４】図５９乃至図６１は二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあり
、以下、これ等の図を参照しつつ説明する。尚、前記説
明したＴＦＴ負荷型ＳＲＡＭを製造する場合の工程であ
る５０−（１）から５２−（３）まで、即ち、ＴＦＴの
ソース領域１７、ドレイン領域１８、チャネル領域１９
、ＶＣＣ供給線２０を形成するまでの工程は、この二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆
ど同じである為、その後の段階から説明するものとする
。勿論、図３３乃至図５８に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあり
、以下、これ等の図を参照しつつ説明する。尚、前記説
明したＴＦＴ負荷型ＳＲＡＭを製造する場合の工程であ
る５０−（１）から５２−（３）まで、即ち、ＴＦＴの
ソース領域１７、ドレイン領域１８、チャネル領域１９
、ＶＣＣ供給線２０を形成するまでの工程は、この二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆
ど同じである為、その後の段階から説明するものとする
。勿論、図３３乃至図５８に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
【００３５】図５９参照
５９−（１）
ＣＶＤ法を適用することに依り、ＳｉＯ２ からなる厚
さ例えば５００〔Å〕である絶縁膜２３を形成する。 ５９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ＋ＨｅとするＲＩＥ
法を適用することに依って、絶縁膜２３の選択的エッチ
ングを行って第四の多結晶シリコン膜に対するコンタク
ト・ホール２３Ａを形成する。
さ例えば５００〔Å〕である絶縁膜２３を形成する。 ５９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ＋ＨｅとするＲＩＥ
法を適用することに依って、絶縁膜２３の選択的エッチ
ングを行って第四の多結晶シリコン膜に対するコンタク
ト・ホール２３Ａを形成する。
【００３６】図６０参照
６０−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第五の多結晶シリコン膜を形成する。 ６０−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ６０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第五の多結晶シリコン膜の
パターニングを行ってＴＦＴの第二ゲート電極２４を形
成する。
Å〕の第五の多結晶シリコン膜を形成する。 ６０−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ６０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第五の多結晶シリコン膜の
パターニングを行ってＴＦＴの第二ゲート電極２４を形
成する。
【００３７】図６１参照
６１−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図５３と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ６１−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行う
。 ６１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２５等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ６１−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図５３と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ６１−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行う
。 ６１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２５等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ６１−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
【００３８】
【発明が解決しようとする課題】前記説明したように、
ＳＲＡＭは、高抵抗負荷型から始まり、ＴＦＴ負荷型、
二重ゲート構造ＴＦＴ負荷型へと進展してきた。然しな
がら、先ず、図３３乃至図４２（特に図４２）と図５９
乃至６１（特に図６１）と比較すると明らかになる筈で
あるが、高抵抗負荷型ＳＲＡＭから二重ゲート構造ＴＦ
Ｔ負荷型ＳＲＡＭに移行する際しては、多結晶シリコン
膜が二層も増加し、そして、マスク工程は実に四回も増
加している。
ＳＲＡＭは、高抵抗負荷型から始まり、ＴＦＴ負荷型、
二重ゲート構造ＴＦＴ負荷型へと進展してきた。然しな
がら、先ず、図３３乃至図４２（特に図４２）と図５９
乃至６１（特に図６１）と比較すると明らかになる筈で
あるが、高抵抗負荷型ＳＲＡＭから二重ゲート構造ＴＦ
Ｔ負荷型ＳＲＡＭに移行する際しては、多結晶シリコン
膜が二層も増加し、そして、マスク工程は実に四回も増
加している。
【００３９】ところで、前記したようなＳＲＡＭに限ら
ず、半導体記憶装置に於いて、「微細化」、は至上の命
題であって、近年のＳＲＡＭも著しく小型化されつつあ
り、この傾向は新たな問題を生起させている。
ず、半導体記憶装置に於いて、「微細化」、は至上の命
題であって、近年のＳＲＡＭも著しく小型化されつつあ
り、この傾向は新たな問題を生起させている。
【００４０】一般に、ＳＲＡＭといえどもメモリ・キャ
パシタが必要であることは良く知られているところであ
り、通常、そのメモリ・キャパシタとしては、ドライバ
・トランジスタと負荷とのノード近傍に在る寄生容量を
利用している。従って、メモリ・キャパシタの容量は、
高抵抗負荷型ＳＲＡＭが最も小さく、ＴＦＴ負荷型ＳＲ
ＡＭでは少し増加し、二重ゲート構造ＴＦＴ負荷型ＳＲ
ＡＭが最も大きい。
パシタが必要であることは良く知られているところであ
り、通常、そのメモリ・キャパシタとしては、ドライバ
・トランジスタと負荷とのノード近傍に在る寄生容量を
利用している。従って、メモリ・キャパシタの容量は、
高抵抗負荷型ＳＲＡＭが最も小さく、ＴＦＴ負荷型ＳＲ
ＡＭでは少し増加し、二重ゲート構造ＴＦＴ負荷型ＳＲ
ＡＭが最も大きい。
【００４１】然しながら、その二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭであっても、前記したように微細化が進捗
してくると、メモリ・キャパシタの容量は不足してくる
。
荷型ＳＲＡＭであっても、前記したように微細化が進捗
してくると、メモリ・キャパシタの容量は不足してくる
。
【００４２】そこで、前記したような寄生容量に頼るの
ではなく、意図的にメモリ・キャパシタを別設すること
が必要となるのであるが、前記したように、ただでさえ
マスク工程が増加しているのであるから、メモリ・キャ
パシタを作り込むに際して工程が増加することは極力抑
える必要がある。
ではなく、意図的にメモリ・キャパシタを別設すること
が必要となるのであるが、前記したように、ただでさえ
マスク工程が増加しているのであるから、メモリ・キャ
パシタを作り込むに際して工程が増加することは極力抑
える必要がある。
【００４３】本発明は、二重ゲート構造ＴＦＴ負荷及び
ドライバ・トランジスタの相互接続を同一のコンタクト
・ホールで行い得る構成にすると共にメモリ・キャパシ
タの対向電極と接地線（ＶＳＳ電源レベル供給線）を共
用できるようにし、寄生容量のみでなく別設されたメモ
リ・キャパシタをもつ二重ゲート構造ＴＦＴ負荷型ＳＲ
ＡＭを製造する場合の工程数増加を抑えようとする。
ドライバ・トランジスタの相互接続を同一のコンタクト
・ホールで行い得る構成にすると共にメモリ・キャパシ
タの対向電極と接地線（ＶＳＳ電源レベル供給線）を共
用できるようにし、寄生容量のみでなく別設されたメモ
リ・キャパシタをもつ二重ゲート構造ＴＦＴ負荷型ＳＲ
ＡＭを製造する場合の工程数増加を抑えようとする。
【００４４】
【課題を解決するための手段】本発明に依る半導体記憶
装置に於いては、 （１）半導体基板（例えばシリコン半導体基板１）に形
成されてフリップ・フロップ回路を構成する一対のドラ
イバ・トランジスタ及び前記半導体基板上の半導体層（
例えば第三の多結晶シリコン膜：図２）に形成された一
対の二重ゲート構造ＴＦＴ負荷及び前記二重ゲート構造
ＴＦＴ負荷の上方部分に形成されたメモリ・キャパシタ
を含んで構成され、且つ、二重ゲート構造ＴＦＴ負荷の
ドレイン（例えばドレイン領域１８）及び上下ゲート電
極（例えば上側ゲート電極３０、下側ゲート電極１５）
とドライバ・トランジスタのゲート（例えばゲート電極
４）或いはドレイン（例えばｎ＋ −ドレイン領域６）
とが相互に接続される接続領域をもったメモリ・セルを
備えてなり、前記二重ゲート構造ＴＦＴ負荷は前記ドラ
イバ・トランジスタのドレインに接続された下側ゲート
電極及び前記下側ゲート電極上に下側ゲート絶縁膜（例
えば下側ゲート絶縁膜１６）を介して形成されたチャネ
ル及び前記チャネル上に上側ゲート絶縁膜（例えば上側
ゲート絶縁膜２９）を介して形成された上側ゲート電極
を備えること、前記メモリ・キャパシタは蓄積電極（例
えばメモリ・キャパシタの蓄積電極２４）及び前記蓄積
電極を覆うメモリ・キャパシタ用誘電体膜（例えばメモ
リ・キャパシタ用誘電体膜２７）及び前記メモリ・キャ
パシタ用誘電体膜を介して前記蓄積電極と対向し且つ前
記ドライバ・トランジスタのソースに接続された接地線
を兼ねる対向電極（例えば接地線を兼ねる対向電極２８
）を備えることを特徴とするか、或いは、
装置に於いては、 （１）半導体基板（例えばシリコン半導体基板１）に形
成されてフリップ・フロップ回路を構成する一対のドラ
イバ・トランジスタ及び前記半導体基板上の半導体層（
例えば第三の多結晶シリコン膜：図２）に形成された一
対の二重ゲート構造ＴＦＴ負荷及び前記二重ゲート構造
ＴＦＴ負荷の上方部分に形成されたメモリ・キャパシタ
を含んで構成され、且つ、二重ゲート構造ＴＦＴ負荷の
ドレイン（例えばドレイン領域１８）及び上下ゲート電
極（例えば上側ゲート電極３０、下側ゲート電極１５）
とドライバ・トランジスタのゲート（例えばゲート電極
４）或いはドレイン（例えばｎ＋ −ドレイン領域６）
とが相互に接続される接続領域をもったメモリ・セルを
備えてなり、前記二重ゲート構造ＴＦＴ負荷は前記ドラ
イバ・トランジスタのドレインに接続された下側ゲート
電極及び前記下側ゲート電極上に下側ゲート絶縁膜（例
えば下側ゲート絶縁膜１６）を介して形成されたチャネ
ル及び前記チャネル上に上側ゲート絶縁膜（例えば上側
ゲート絶縁膜２９）を介して形成された上側ゲート電極
を備えること、前記メモリ・キャパシタは蓄積電極（例
えばメモリ・キャパシタの蓄積電極２４）及び前記蓄積
電極を覆うメモリ・キャパシタ用誘電体膜（例えばメモ
リ・キャパシタ用誘電体膜２７）及び前記メモリ・キャ
パシタ用誘電体膜を介して前記蓄積電極と対向し且つ前
記ドライバ・トランジスタのソースに接続された接地線
を兼ねる対向電極（例えば接地線を兼ねる対向電極２８
）を備えることを特徴とするか、或いは、
【００４５】
（２）前記（１）に於いて、接続領域では、少なくとも
二重ゲート構造ＴＦＴ負荷のドレイン及び上下ゲート電
極とドライバ・トランジスタのゲート電極或いはドレイ
ンとがそれぞれ絶縁膜（例えば絶縁膜２９，１６，７な
ど）を介して積層され、且つ、メモリ・キャパシタの蓄
積電極が中間に在る電極の側面で接続されると共にフリ
ップ・フロップ回路を構成するドライバ・トランジスタ
のゲート或いはドレインとその表面で接続されてなるこ
とを特徴とするか、或いは、
（２）前記（１）に於いて、接続領域では、少なくとも
二重ゲート構造ＴＦＴ負荷のドレイン及び上下ゲート電
極とドライバ・トランジスタのゲート電極或いはドレイ
ンとがそれぞれ絶縁膜（例えば絶縁膜２９，１６，７な
ど）を介して積層され、且つ、メモリ・キャパシタの蓄
積電極が中間に在る電極の側面で接続されると共にフリ
ップ・フロップ回路を構成するドライバ・トランジスタ
のゲート或いはドレインとその表面で接続されてなるこ
とを特徴とするか、或いは、
【００４６】（３）前記（
１）或いは（２）に於いて、二重ゲート構造ＴＦＴ負荷
に於ける上側ゲート電極がメモリ・キャパシタ用誘電体
膜で覆われてメモリ・キャパシタのフィンを兼ねている
ことを特徴とするか、或いは、 （４）前記（１）或いは（２）に於いて、メモリ・キャ
パシタのフィンを兼ねる二重ゲート構造ＴＦＴ負荷の上
側ゲート電極とメモリ・キャパシタの蓄積電極との間に
少なくとも一層のメモリ・キャパシタのフィン（例えば
フィン８９：図２８）が介挿され且つ前記メモリ・キャ
パシタの蓄積電極と接続されてなることを特徴とするか
、或いは、
１）或いは（２）に於いて、二重ゲート構造ＴＦＴ負荷
に於ける上側ゲート電極がメモリ・キャパシタ用誘電体
膜で覆われてメモリ・キャパシタのフィンを兼ねている
ことを特徴とするか、或いは、 （４）前記（１）或いは（２）に於いて、メモリ・キャ
パシタのフィンを兼ねる二重ゲート構造ＴＦＴ負荷の上
側ゲート電極とメモリ・キャパシタの蓄積電極との間に
少なくとも一層のメモリ・キャパシタのフィン（例えば
フィン８９：図２８）が介挿され且つ前記メモリ・キャ
パシタの蓄積電極と接続されてなることを特徴とするか
、或いは、
【００４７】（５）前記（１）或いは（２）に於いて、
メモリ・キャパシタのフィンを兼ねる二重ゲート構造Ｔ
ＦＴ負荷の上側ゲート電極の下地である上側ゲート絶縁
膜がメモリ・キャパシタ用誘電体膜に比較して厚く形成
されてなることを特徴とするか、或いは、
メモリ・キャパシタのフィンを兼ねる二重ゲート構造Ｔ
ＦＴ負荷の上側ゲート電極の下地である上側ゲート絶縁
膜がメモリ・キャパシタ用誘電体膜に比較して厚く形成
されてなることを特徴とするか、或いは、
【００４８】
（６）前記（１）或いは（２）に於いて、二重ゲート構
造ＴＦＴ負荷のチャネルと上側ゲート電極との間にある
上側ゲート絶縁膜（例えば上側ゲート絶縁膜２９）がエ
ッチング・ストッパとして作用する窒化シリコン膜から
なることを特徴とするか、或いは、
（６）前記（１）或いは（２）に於いて、二重ゲート構
造ＴＦＴ負荷のチャネルと上側ゲート電極との間にある
上側ゲート絶縁膜（例えば上側ゲート絶縁膜２９）がエ
ッチング・ストッパとして作用する窒化シリコン膜から
なることを特徴とするか、或いは、
【００４９】（７）
半導体基板（例えばシリコン半導体基板１）の表面にフ
ィールド絶縁膜（例えばフィールド絶縁膜２）を形成し
てからゲート絶縁膜（例えばゲート絶縁膜３）を形成す
る工程と、次いで、第一の導電膜（例えば第一の多結晶
シリコン膜）を成長させてからパターニングを行ってド
ライバ・トランジスタのゲート電極（例えばゲート電極
４）を形成する工程と、次いで、該フィールド絶縁膜並
びに該第一の導電膜であるドライバ・トランジスタのゲ
ート電極をマスクとして不純物の導入を行い不純物領域
（例えばｎ＋ −ソース領域５及びｎ＋ −ドレイン領
域６など）を形成してから第一の絶縁膜（例えば絶縁膜
７）を形成する工程と、次いで、第二の導電膜（例えば
第二の多結晶シリコン膜：図１）を成長させパターニン
グを行って二重ゲート構造ＴＦＴ負荷の下側ゲート電極
（例えば下側ゲート電極１５）を形成してから第二の絶
縁膜である下側ゲート絶縁膜（例えば下側ゲート絶縁膜
１６）を形成する工程と、次いで、第三の導電膜（例え
ば第三の多結晶シリコン膜：図２）を成長させ選択的な
不純物導入とパターニングを行って二重ゲート構造ＴＦ
Ｔ負荷のソース領域（例えばソース領域１７）及びドレ
イン領域（例えばドレイン領域１８）及びチャネル領域
（例えばチャネル領域１９）を形成してから第三の絶縁
膜である上側ゲート絶縁膜（例えば上側ゲート絶縁膜２
９）を形成する工程と、次いで、第四の導電膜（例えば
第四の多結晶シリコン膜：図３）を成長させてから第四
の絶縁膜を成長させる工程と、次いで、前記第四の絶縁
膜及び前記第四の導電膜及び前記第三の絶縁膜である上
側ゲート絶縁膜及び前記第三の導電膜からなるドレイン
領域及び前記第二の絶縁膜である下側ゲート絶縁膜及び
前記第二の導電膜からなる下側ゲート電極及び前記第一
の絶縁膜を選択的に除去して前記第四の導電膜の側面と
前記第三の導電膜からなるドレイン領域の側面と前記第
二の導電膜からなる下側ゲート電極の側面と前記第一の
導電膜からなるドライバ・トランジスタのゲート電極の
表面を露出させる相互接続コンタクト・ホール（例えば
相互接続コンタクト・ホール３１Ａ）を形成する工程と
、次いで、前記第四の導電膜の側面と前記第三の導電膜
からなるドレイン領域の側面と前記第二の導電膜からな
る下側ゲート電極の側面と前記第一の導電膜からなるド
ライバ・トランジスタのゲート電極の表面にコンタクト
する第五の導電膜（例えば第五の多結晶シリコン膜：図
５）を形成してから第五の導電膜及び前記第四の絶縁膜
及び前記第四の導電膜をパターニングしメモリ・キャパ
シタの蓄積電極（例えばメモリ・キャパシタの蓄積電極
２４）及びスペーサとして作用する絶縁膜及びメモリ・
キャパシタのフィンを兼ねた二重ゲート構造ＴＦＴ負荷
の上側ゲート電極（例えば上側ゲート電極３０）とする
工程と、次いで、該メモリ・キャパシタの蓄積電極及び
二重ゲート構造ＴＦＴ負荷の上側ゲート電極を覆うメモ
リ・キャパシタ用誘電体膜（例えばメモリ・キャパシタ
用誘電体膜２７）を形成する工程と、次いで、ドライバ
・トランジスタのソースに対応する接地線コンタクト・
ホールを形成してから第六の導電膜（例えば第六の多結
晶シリコン膜：図７）からなる接地線を兼ねたメモリ・
キャパシタの対向電極（例えば接地線を兼ねたメモリ・
キャパシタの対向電極２８）を形成する工程とが含まれ
てなることを特徴とするか、或いは、
半導体基板（例えばシリコン半導体基板１）の表面にフ
ィールド絶縁膜（例えばフィールド絶縁膜２）を形成し
てからゲート絶縁膜（例えばゲート絶縁膜３）を形成す
る工程と、次いで、第一の導電膜（例えば第一の多結晶
シリコン膜）を成長させてからパターニングを行ってド
ライバ・トランジスタのゲート電極（例えばゲート電極
４）を形成する工程と、次いで、該フィールド絶縁膜並
びに該第一の導電膜であるドライバ・トランジスタのゲ
ート電極をマスクとして不純物の導入を行い不純物領域
（例えばｎ＋ −ソース領域５及びｎ＋ −ドレイン領
域６など）を形成してから第一の絶縁膜（例えば絶縁膜
７）を形成する工程と、次いで、第二の導電膜（例えば
第二の多結晶シリコン膜：図１）を成長させパターニン
グを行って二重ゲート構造ＴＦＴ負荷の下側ゲート電極
（例えば下側ゲート電極１５）を形成してから第二の絶
縁膜である下側ゲート絶縁膜（例えば下側ゲート絶縁膜
１６）を形成する工程と、次いで、第三の導電膜（例え
ば第三の多結晶シリコン膜：図２）を成長させ選択的な
不純物導入とパターニングを行って二重ゲート構造ＴＦ
Ｔ負荷のソース領域（例えばソース領域１７）及びドレ
イン領域（例えばドレイン領域１８）及びチャネル領域
（例えばチャネル領域１９）を形成してから第三の絶縁
膜である上側ゲート絶縁膜（例えば上側ゲート絶縁膜２
９）を形成する工程と、次いで、第四の導電膜（例えば
第四の多結晶シリコン膜：図３）を成長させてから第四
の絶縁膜を成長させる工程と、次いで、前記第四の絶縁
膜及び前記第四の導電膜及び前記第三の絶縁膜である上
側ゲート絶縁膜及び前記第三の導電膜からなるドレイン
領域及び前記第二の絶縁膜である下側ゲート絶縁膜及び
前記第二の導電膜からなる下側ゲート電極及び前記第一
の絶縁膜を選択的に除去して前記第四の導電膜の側面と
前記第三の導電膜からなるドレイン領域の側面と前記第
二の導電膜からなる下側ゲート電極の側面と前記第一の
導電膜からなるドライバ・トランジスタのゲート電極の
表面を露出させる相互接続コンタクト・ホール（例えば
相互接続コンタクト・ホール３１Ａ）を形成する工程と
、次いで、前記第四の導電膜の側面と前記第三の導電膜
からなるドレイン領域の側面と前記第二の導電膜からな
る下側ゲート電極の側面と前記第一の導電膜からなるド
ライバ・トランジスタのゲート電極の表面にコンタクト
する第五の導電膜（例えば第五の多結晶シリコン膜：図
５）を形成してから第五の導電膜及び前記第四の絶縁膜
及び前記第四の導電膜をパターニングしメモリ・キャパ
シタの蓄積電極（例えばメモリ・キャパシタの蓄積電極
２４）及びスペーサとして作用する絶縁膜及びメモリ・
キャパシタのフィンを兼ねた二重ゲート構造ＴＦＴ負荷
の上側ゲート電極（例えば上側ゲート電極３０）とする
工程と、次いで、該メモリ・キャパシタの蓄積電極及び
二重ゲート構造ＴＦＴ負荷の上側ゲート電極を覆うメモ
リ・キャパシタ用誘電体膜（例えばメモリ・キャパシタ
用誘電体膜２７）を形成する工程と、次いで、ドライバ
・トランジスタのソースに対応する接地線コンタクト・
ホールを形成してから第六の導電膜（例えば第六の多結
晶シリコン膜：図７）からなる接地線を兼ねたメモリ・
キャパシタの対向電極（例えば接地線を兼ねたメモリ・
キャパシタの対向電極２８）を形成する工程とが含まれ
てなることを特徴とするか、或いは、
【００５０】（８）前記（７）に於いて、前記二重ゲー
ト構造ＴＦＴ負荷の上側ゲート電極の上に前記スペーサ
として作用する絶縁膜をそれぞれ介挿してメモリ・キャ
パシタのフィンとなる少なくとも一層の導電膜（例えば
メモリ・キャパシタのフィン８９となる導電膜：図２８
）を成長させてから前記第五の導電膜からなるメモリ・
キャパシタの蓄積電極を形成する際に同時にパターニン
グする工程が含まれてなることを特徴とするか、或いは
、
ト構造ＴＦＴ負荷の上側ゲート電極の上に前記スペーサ
として作用する絶縁膜をそれぞれ介挿してメモリ・キャ
パシタのフィンとなる少なくとも一層の導電膜（例えば
メモリ・キャパシタのフィン８９となる導電膜：図２８
）を成長させてから前記第五の導電膜からなるメモリ・
キャパシタの蓄積電極を形成する際に同時にパターニン
グする工程が含まれてなることを特徴とするか、或いは
、
【００５１】（９）前記（７）に於いて、窒化シリコン
膜で構成した前記二重ゲート構造ＴＦＴ負荷の上側ゲー
ト絶縁膜（例えば窒化シリコン膜からなる上側ゲート絶
縁膜２９）をエッチング・ストッパとしてメモリ・キャ
パシタの蓄積電極及び前記スペーサとして作用する絶縁
膜及び前記二重ゲート構造ＴＦＴ負荷の上側ゲート電極
をパターニングする工程が含まれてなることを特徴とす
るか、或いは、
膜で構成した前記二重ゲート構造ＴＦＴ負荷の上側ゲー
ト絶縁膜（例えば窒化シリコン膜からなる上側ゲート絶
縁膜２９）をエッチング・ストッパとしてメモリ・キャ
パシタの蓄積電極及び前記スペーサとして作用する絶縁
膜及び前記二重ゲート構造ＴＦＴ負荷の上側ゲート電極
をパターニングする工程が含まれてなることを特徴とす
るか、或いは、
【００５２】（１０）前記（７）に於いて、導電膜をパ
ターニングして前記二重ゲート構造ＴＦＴ負荷の上側ゲ
ート電極を形成してからメモリ・キャパシタの蓄積電極
（例えばメモリ・キャパシタの蓄積電極９６）をパター
ニングする際のエッチング・ストッパとなる窒化シリコ
ン膜（例えば絶縁膜９４：図３０）及びスペーサとして
作用する絶縁膜（例えば絶縁膜９５：図３０）を順に形
成する工程が含まれてなることを特徴とする。
ターニングして前記二重ゲート構造ＴＦＴ負荷の上側ゲ
ート電極を形成してからメモリ・キャパシタの蓄積電極
（例えばメモリ・キャパシタの蓄積電極９６）をパター
ニングする際のエッチング・ストッパとなる窒化シリコ
ン膜（例えば絶縁膜９４：図３０）及びスペーサとして
作用する絶縁膜（例えば絶縁膜９５：図３０）を順に形
成する工程が含まれてなることを特徴とする。
【００５３】
【作用】前記したところから明らかなように、本発明で
は、ドライバ・トランジスタのゲート電極と二重ゲート
構造ＴＦＴ負荷のゲート電極及び同じくドレインなどの
相互接続を同一の箇所で同一のコンタクト・ホールを利
用して接続し得る構成にしたことから、ドライバ・トラ
ンジスタと二重ゲート構造ＴＦＴ負荷との相互接続の為
のコンタクト・ホール形成は一回で済むことになり、ま
た、放射線耐性を向上させるためにメモリ・キャパシタ
を別設してあるが、そのメモリ・キャパシタの対向電極
と接地線とを共用し得る構成にしてあることから、寄生
容量の他にメモリ・キャパシタをもった二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭを少ない製造工程数で容易且つ簡
単に歩留り良く製造することができるようになった。
は、ドライバ・トランジスタのゲート電極と二重ゲート
構造ＴＦＴ負荷のゲート電極及び同じくドレインなどの
相互接続を同一の箇所で同一のコンタクト・ホールを利
用して接続し得る構成にしたことから、ドライバ・トラ
ンジスタと二重ゲート構造ＴＦＴ負荷との相互接続の為
のコンタクト・ホール形成は一回で済むことになり、ま
た、放射線耐性を向上させるためにメモリ・キャパシタ
を別設してあるが、そのメモリ・キャパシタの対向電極
と接地線とを共用し得る構成にしてあることから、寄生
容量の他にメモリ・キャパシタをもった二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭを少ない製造工程数で容易且つ簡
単に歩留り良く製造することができるようになった。
【００５４】
【実施例】図１乃至図８は本発明の第一実施例を解説す
る為の工程要所に於ける二重ゲート構造ＴＦＴ負荷型Ｓ
ＲＡＭの要部切断側面図を、そして、図９乃至図１４は
図１乃至図８に見られるＳＲＡＭの要部平面図をそれぞ
れ表し、以下、これ等の図を参照しつつ説明する。尚、
図１乃至図８の要部切断側面図は要部平面図である図１
４に表されている線Ｙ−Ｙに沿う切断面を採ってあり、
また、図３３乃至図４２について説明した従来の高抵抗
負荷型ＳＲＡＭを製造する工程の始めから工程３６−（
２）まで、即ち、ソース領域５及びドレイン領域６を形
成するまでは本実施例でも同じであるから説明を省略し
て次の段階から説明する。
る為の工程要所に於ける二重ゲート構造ＴＦＴ負荷型Ｓ
ＲＡＭの要部切断側面図を、そして、図９乃至図１４は
図１乃至図８に見られるＳＲＡＭの要部平面図をそれぞ
れ表し、以下、これ等の図を参照しつつ説明する。尚、
図１乃至図８の要部切断側面図は要部平面図である図１
４に表されている線Ｙ−Ｙに沿う切断面を採ってあり、
また、図３３乃至図４２について説明した従来の高抵抗
負荷型ＳＲＡＭを製造する工程の始めから工程３６−（
２）まで、即ち、ソース領域５及びドレイン領域６を形
成するまでは本実施例でも同じであるから説明を省略し
て次の段階から説明する。
【００５５】図１及び図９参照
１−（１）
ここで、二重ゲート構造ＴＦＴ負荷型ＳＲＡＭは、シリ
コン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜
３、第一の多結晶シリコン膜からなるドライバ・トラン
ジスタのゲート電極４、ｎ＋ −不純物領域５′、ｎ＋
−ソース領域５、ｎ＋ −ドレイン領域６が形成されて
いる状態にあるものとする。 １−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜７を形成する。 １−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第二の多結晶シリコン膜を形成する。 １−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを１０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 １−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第二の多結晶シリコン膜の
パターニングを行ってＴＦＴの下側ゲート電極１５を形
成する。
コン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜
３、第一の多結晶シリコン膜からなるドライバ・トラン
ジスタのゲート電極４、ｎ＋ −不純物領域５′、ｎ＋
−ソース領域５、ｎ＋ −ドレイン領域６が形成されて
いる状態にあるものとする。 １−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜７を形成する。 １−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第二の多結晶シリコン膜を形成する。 １−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを１０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 １−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第二の多結晶シリコン膜の
パターニングを行ってＴＦＴの下側ゲート電極１５を形
成する。
【００５６】図２及び図１０参照
２−（１）
ＣＶＤ法を適用することに依り、ＳｉＯ２ からなる厚
さ例えば２００〔Å〕であるＴＦＴの下側ゲート絶縁膜
１６を形成する。 ２−（２） ＣＶＤ法を適用することに依り、厚さ例えば２００〔Å
〕の第三の多結晶シリコン膜を形成する。 ２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１４〔ｃｍ−２〕、また、加速エネルギを５〔ｋ
ｅＶ〕として、ＴＦＴのソース領域及びドレイン領域と
なるべき部分にＢイオンの打ち込みを行う。 ２−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってＴＦＴのソース領域１７、ドレイ
ン領域１８、チャネル領域１９、また、ＶＣＣ電源レベ
ル供給線（図１０参照）などを形成する。
さ例えば２００〔Å〕であるＴＦＴの下側ゲート絶縁膜
１６を形成する。 ２−（２） ＣＶＤ法を適用することに依り、厚さ例えば２００〔Å
〕の第三の多結晶シリコン膜を形成する。 ２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１４〔ｃｍ−２〕、また、加速エネルギを５〔ｋ
ｅＶ〕として、ＴＦＴのソース領域及びドレイン領域と
なるべき部分にＢイオンの打ち込みを行う。 ２−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってＴＦＴのソース領域１７、ドレイ
ン領域１８、チャネル領域１９、また、ＶＣＣ電源レベ
ル供給線（図１０参照）などを形成する。
【００５７】図３参照
３−（２）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉ３ Ｎ４ からなるエッチング・ストッパとし
ても作用するＴＦＴの上側ゲート絶縁膜２９を全面に形
成する。 ３−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第四の多結晶シリコン膜を形成する。 ３−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを１０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 ３−（５） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるスペーサとして作用する絶縁膜
３１を全面に形成する。 図４及び図１１参照 ４−（１） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用及びＳｉ３ Ｎ４ 用）とＣＣｌ４ ／Ｏ２ （多結
晶シリコン用）とするＲＩＥ法を適用することに依り、
スペーサとして作用する絶縁膜３１、第四の多結晶シリ
コン膜、エッチング・ストッパとしても作用するＴＦＴ
の上側ゲート絶縁膜２９、第三の多結晶シリコン膜から
なるＴＦＴのドレイン領域１８、下側ゲート絶縁膜１６
、第二の多結晶シリコン膜からなる下側ゲート電極１５
、絶縁膜７のそれぞれを選択的エッチングして表面から
第一の多結晶シリコン膜からなる駆動用トランジスタの
ゲート電極４に達する相互接続コンタクト・ホール３１
Ａを形成する。
〕のＳｉ３ Ｎ４ からなるエッチング・ストッパとし
ても作用するＴＦＴの上側ゲート絶縁膜２９を全面に形
成する。 ３−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第四の多結晶シリコン膜を形成する。 ３−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを１０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 ３−（５） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるスペーサとして作用する絶縁膜
３１を全面に形成する。 図４及び図１１参照 ４−（１） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用及びＳｉ３ Ｎ４ 用）とＣＣｌ４ ／Ｏ２ （多結
晶シリコン用）とするＲＩＥ法を適用することに依り、
スペーサとして作用する絶縁膜３１、第四の多結晶シリ
コン膜、エッチング・ストッパとしても作用するＴＦＴ
の上側ゲート絶縁膜２９、第三の多結晶シリコン膜から
なるＴＦＴのドレイン領域１８、下側ゲート絶縁膜１６
、第二の多結晶シリコン膜からなる下側ゲート電極１５
、絶縁膜７のそれぞれを選択的エッチングして表面から
第一の多結晶シリコン膜からなる駆動用トランジスタの
ゲート電極４に達する相互接続コンタクト・ホール３１
Ａを形成する。
【００５８】図５及び図１１参照
５−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第五の多結晶シリコン膜を形成する。 ５−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第五の多結晶シリコン
膜、スペーサとして作用する絶縁膜３１、第四の多結晶
シリコン膜のパターニングを行ってメモリ・キャパシタ
の蓄積電極２４、メモリ・キャパシタのフィンを兼ねた
ＴＦＴの上側ゲート電極３０を形成する。
〕の第五の多結晶シリコン膜を形成する。 ５−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第五の多結晶シリコン
膜、スペーサとして作用する絶縁膜３１、第四の多結晶
シリコン膜のパターニングを行ってメモリ・キャパシタ
の蓄積電極２４、メモリ・キャパシタのフィンを兼ねた
ＴＦＴの上側ゲート電極３０を形成する。
【００５９】図６参照
６−（１）
ＨＦ水溶液中に浸漬してＳｉＯ２ からなる絶縁膜３１
を除去する。
を除去する。
【００６０】図７及び図１１及び図１２参照７−（１）
ＣＶＤ法を適用することに依り、メモリ・キャパシタの
蓄積電極２４並びにメモリ・キャパシタのフィンを兼ね
たＴＦＴの上側ゲート電極３０に於ける表面にＳｉ３
Ｎ４ からなる厚さ例えば２００〔Å〕のメモリ・キャ
パシタ用誘電体膜２７を形成する。 ７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（Ｓｉ３ Ｎ
４ 用及びＳｉＯ２ 用）とするＲＩＥ法を適用するこ
とに依って、ＴＦＴの上側ゲート絶縁膜２９、ＴＦＴの
下側ゲート絶縁膜１６、絶縁膜７、ドライバ・トランジ
スタのゲート絶縁膜３のそれぞれを選択的にエッチング
して接地線コンタクト・ホール２７Ａ（図１１参照）を
形成する。 ７−（３） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第六の多結晶シリコン膜を形成する。 ７−（４） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ７−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第六の多結晶シリコン膜
のパターニングを行って接地線を兼ねたメモリ・キャパ
シタの対向電極２８を形成する。
蓄積電極２４並びにメモリ・キャパシタのフィンを兼ね
たＴＦＴの上側ゲート電極３０に於ける表面にＳｉ３
Ｎ４ からなる厚さ例えば２００〔Å〕のメモリ・キャ
パシタ用誘電体膜２７を形成する。 ７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（Ｓｉ３ Ｎ
４ 用及びＳｉＯ２ 用）とするＲＩＥ法を適用するこ
とに依って、ＴＦＴの上側ゲート絶縁膜２９、ＴＦＴの
下側ゲート絶縁膜１６、絶縁膜７、ドライバ・トランジ
スタのゲート絶縁膜３のそれぞれを選択的にエッチング
して接地線コンタクト・ホール２７Ａ（図１１参照）を
形成する。 ７−（３） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第六の多結晶シリコン膜を形成する。 ７−（４） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ７−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第六の多結晶シリコン膜
のパターニングを行って接地線を兼ねたメモリ・キャパ
シタの対向電極２８を形成する。
【００６１】図８及び図１３参照
８−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図６１と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ８−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行う
。 ８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２５等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ８−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図６１と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ８−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行う
。 ８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２５等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ８−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
【００６２】図１４は前記説明した工程を経て完成され
た二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平面図で
あり、図１乃至図１３に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものであり、但し、
簡明にするため、図１４では図８及び図１３に見られる
Ａｌからなるビット線２６は除去してある。図に依ると
、接地線を兼ねたメモリ・キャパシタに於ける対向電極
２８のパターンとＳＲＡＭに於ける他の領域のパターン
との相互関連が明瞭に把握できる。一般に、二重ゲート
構造ＴＦＴ負荷型ＳＲＡＭにメモリ・キャパシタを別設
するのであれば、対向電極を形成するのにマスク工程が
一回増加する筈であるが、前記説明した第一実施例では
、その対向電極と接地線を兼用させた構成にしてあるこ
とから、差し引きでマスク工程の増加はなく、そして、
これとは別に、前記工程４−（１）で説明した通り、Ｔ
ＦＴ負荷やドライバ・トランジスタを接続する相互接続
コンタクト・ホール３１Ａを一回のマスク工程で形成し
ているので、図５９乃至図６１について説明した従来例
と比較するとマスク工程は二回も少なくなっている。
た二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平面図で
あり、図１乃至図１３に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものであり、但し、
簡明にするため、図１４では図８及び図１３に見られる
Ａｌからなるビット線２６は除去してある。図に依ると
、接地線を兼ねたメモリ・キャパシタに於ける対向電極
２８のパターンとＳＲＡＭに於ける他の領域のパターン
との相互関連が明瞭に把握できる。一般に、二重ゲート
構造ＴＦＴ負荷型ＳＲＡＭにメモリ・キャパシタを別設
するのであれば、対向電極を形成するのにマスク工程が
一回増加する筈であるが、前記説明した第一実施例では
、その対向電極と接地線を兼用させた構成にしてあるこ
とから、差し引きでマスク工程の増加はなく、そして、
これとは別に、前記工程４−（１）で説明した通り、Ｔ
ＦＴ負荷やドライバ・トランジスタを接続する相互接続
コンタクト・ホール３１Ａを一回のマスク工程で形成し
ているので、図５９乃至図６１について説明した従来例
と比較するとマスク工程は二回も少なくなっている。
【００６３】図１５は本発明者らの研究で実現したＴＦ
Ｔ負荷型ＳＲＡＭの要部平面図を表している。図に於い
て、４１はＴＦＴのゲート、４２はＴＦＴのチャネル、
４３はワード線、ＶＣＣは正側電源レベルをそれぞれ示
している。このＳＲＡＭは、図から明らかなように、ド
ライバ・トランジスタやＴＦＴなどの対称性が良好であ
るところから、レイアウトが極めて容易である旨の利点
があり、このＴＦＴ負荷型ＳＲＡＭに本発明を適用する
と大変好ましい実施例が得られるので、次に、それを説
明しよう。
Ｔ負荷型ＳＲＡＭの要部平面図を表している。図に於い
て、４１はＴＦＴのゲート、４２はＴＦＴのチャネル、
４３はワード線、ＶＣＣは正側電源レベルをそれぞれ示
している。このＳＲＡＭは、図から明らかなように、ド
ライバ・トランジスタやＴＦＴなどの対称性が良好であ
るところから、レイアウトが極めて容易である旨の利点
があり、このＴＦＴ負荷型ＳＲＡＭに本発明を適用する
と大変好ましい実施例が得られるので、次に、それを説
明しよう。
【００６４】図１６乃至図２５は本発明の第二実施例を
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図１６乃
至図２５の要部切断側面図は図１５に表されている線Ｘ
−Ｘに沿う切断面を採ってある。
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図１６乃
至図２５の要部切断側面図は図１５に表されている線Ｘ
−Ｘに沿う切断面を採ってある。
【００６５】図１６参照
１６−（１）
シリコン半導体基板５１の活性領域上を覆うＳｉＯ２
からなるパッド膜並びにそのパッド膜に積層されたＳｉ
３ Ｎ４ からなる耐酸化性マスク膜を利用して選択的
熱酸化法を適用することに依り、ＳｉＯ２からなる厚さ
例えば４０００〔Å〕のフィールド絶縁膜５２を形成す
る。 １６−（２） 耐酸化性マスク膜やパッド膜を除去して活性領域を表出
させてから、熱酸化法を適用することに依り、ＳｉＯ２
からなる厚さ例えば１００〔Å〕のゲート絶縁膜５３
を形成する。 １６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチャントをフッ酸とするウエット・エッチン
グ法を適用することに依り、ゲート絶縁膜５３の選択的
エッチングを行って不純物拡散用を兼ねたコンタクト・
ホール５３Ａを形成する。 １６−（４） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕である第一の多結晶シリコン膜を形成する。 １６−（５） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕としてＰの導入を行ってｎ＋
−不純物領域５４を形成する。 １６−（６） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ＋Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第一の多結晶シリコン膜の
パターニングを行ってゲート電極５５並びに５６を形成
する。 １６−（７） イオン注入法を適用することに依り、ドーズ量を例えば
１×１０１５〔ｃｍ−２〕とし、また、加速エネルギを
３０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行ってｎ
＋ −ソース領域５７及びｎ＋ −ドレイン領域５８を
形成する。
からなるパッド膜並びにそのパッド膜に積層されたＳｉ
３ Ｎ４ からなる耐酸化性マスク膜を利用して選択的
熱酸化法を適用することに依り、ＳｉＯ２からなる厚さ
例えば４０００〔Å〕のフィールド絶縁膜５２を形成す
る。 １６−（２） 耐酸化性マスク膜やパッド膜を除去して活性領域を表出
させてから、熱酸化法を適用することに依り、ＳｉＯ２
からなる厚さ例えば１００〔Å〕のゲート絶縁膜５３
を形成する。 １６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチャントをフッ酸とするウエット・エッチン
グ法を適用することに依り、ゲート絶縁膜５３の選択的
エッチングを行って不純物拡散用を兼ねたコンタクト・
ホール５３Ａを形成する。 １６−（４） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕である第一の多結晶シリコン膜を形成する。 １６−（５） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕としてＰの導入を行ってｎ＋
−不純物領域５４を形成する。 １６−（６） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ＋Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第一の多結晶シリコン膜の
パターニングを行ってゲート電極５５並びに５６を形成
する。 １６−（７） イオン注入法を適用することに依り、ドーズ量を例えば
１×１０１５〔ｃｍ−２〕とし、また、加速エネルギを
３０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行ってｎ
＋ −ソース領域５７及びｎ＋ −ドレイン領域５８を
形成する。
【００６６】図１７参照
１７−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜５９を形成する。 １７−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕である第二の多結晶シリコン膜を形成する。 １７−（３） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第二の多結晶シリコン
膜にＰの導入を行う。 １７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第二の多結晶シリコン膜の
パターニングを行ってＴＦＴの下側ゲート電極６１など
を形成する。
Å〕のＳｉＯ２ からなる絶縁膜５９を形成する。 １７−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕である第二の多結晶シリコン膜を形成する。 １７−（３） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第二の多結晶シリコン
膜にＰの導入を行う。 １７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第二の多結晶シリコン膜の
パターニングを行ってＴＦＴの下側ゲート電極６１など
を形成する。
【００６７】図１８参照
１８−（１）
ＣＶＤ法を適用することに依り、厚さ例えば２００〔Å
〕のＳｉＯ２ からなるＴＦＴの下側ゲート絶縁膜６２
を形成する。 １８−（２） ＣＶＤ法を適用することに依り、厚さ例えば２００〔Å
〕の第三の多結晶シリコン膜を形成する。 １８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、第三の多結晶
シリコン膜に於けるＴＦＴのソース領域とドレイン領域
、ＶＣＣ供給線となるべき部分にドーズ量を１×１０１
４〔ｃｍ−２〕、そして、加速エネルギを５〔ｋｅＶ〕
としてＢの打ち込みを行う。 １８−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってコンタクト部分、各ＴＦＴのドレ
イン領域とソース領域とチャネル領域、ＶＣＣ供給線を
形成する。尚、側断面で全容を表すことは不可能なので
、図では、或るＴＦＴのソース領域に連なるコンタクト
部分６４及び隣接するＴＦＴのチャネル領域６７が表さ
れている。
〕のＳｉＯ２ からなるＴＦＴの下側ゲート絶縁膜６２
を形成する。 １８−（２） ＣＶＤ法を適用することに依り、厚さ例えば２００〔Å
〕の第三の多結晶シリコン膜を形成する。 １８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、第三の多結晶
シリコン膜に於けるＴＦＴのソース領域とドレイン領域
、ＶＣＣ供給線となるべき部分にドーズ量を１×１０１
４〔ｃｍ−２〕、そして、加速エネルギを５〔ｋｅＶ〕
としてＢの打ち込みを行う。 １８−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってコンタクト部分、各ＴＦＴのドレ
イン領域とソース領域とチャネル領域、ＶＣＣ供給線を
形成する。尚、側断面で全容を表すことは不可能なので
、図では、或るＴＦＴのソース領域に連なるコンタクト
部分６４及び隣接するＴＦＴのチャネル領域６７が表さ
れている。
【００６８】図１９参照
１９−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉ３ Ｎ４ からなるエッチング・ストッパとし
て作用するＴＦＴの上側ゲート絶縁膜７９を形成する。
〕のＳｉ３ Ｎ４ からなるエッチング・ストッパとし
て作用するＴＦＴの上側ゲート絶縁膜７９を形成する。
【００６９】図２０参照
２０−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第四の多結晶シリコン膜を形成する。 ２０−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第四の多結晶シリコン
膜にＰの導入を行う。 ２０−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるスペーサとして作用する絶縁膜
８１を形成する。 ２０−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用及びＳｉ３ Ｎ４ 用）とＣＣｌ４ ／Ｏ２ （多結
晶シリコン用）とするＲＩＥ法を適用することに依り、
スペーサとして作用する絶縁膜８１、第四の多結晶シリ
コン膜、エッチング・ストッパとして作用するＴＦＴの
上側ゲート絶縁膜７９、第三の多結晶シリコン膜からな
るコンタクト部分６４、ＴＦＴの下側ゲート絶縁膜６２
、第二の多結晶シリコン膜からなるＴＦＴの下側ゲート
電極６１、絶縁膜５９のそれぞれに選択的エッチングを
行って表面から第一の多結晶シリコン膜からなる駆動用
トランジスタのゲート電極５６（或いは５５）に達する
相互接続コンタクト・ホール８１Ａを形成する。
〕である第四の多結晶シリコン膜を形成する。 ２０−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第四の多結晶シリコン
膜にＰの導入を行う。 ２０−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるスペーサとして作用する絶縁膜
８１を形成する。 ２０−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用及びＳｉ３ Ｎ４ 用）とＣＣｌ４ ／Ｏ２ （多結
晶シリコン用）とするＲＩＥ法を適用することに依り、
スペーサとして作用する絶縁膜８１、第四の多結晶シリ
コン膜、エッチング・ストッパとして作用するＴＦＴの
上側ゲート絶縁膜７９、第三の多結晶シリコン膜からな
るコンタクト部分６４、ＴＦＴの下側ゲート絶縁膜６２
、第二の多結晶シリコン膜からなるＴＦＴの下側ゲート
電極６１、絶縁膜５９のそれぞれに選択的エッチングを
行って表面から第一の多結晶シリコン膜からなる駆動用
トランジスタのゲート電極５６（或いは５５）に達する
相互接続コンタクト・ホール８１Ａを形成する。
【００７０】図２１参照
２１−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第五の多結晶シリコン膜を形成する。 ８−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。
〕の第五の多結晶シリコン膜を形成する。 ８−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。
【００７１】図２２参照
２２−（１）
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第五の多結晶シリコン
膜、絶縁膜８１、第四の多結晶シリコン膜のパターニン
グを行ってメモリ・キャパシタの蓄積電極８２、メモリ
・キャパシタのフィンを兼ねたＴＦＴの上側ゲート電極
８０を形成する。
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第五の多結晶シリコン
膜、絶縁膜８１、第四の多結晶シリコン膜のパターニン
グを行ってメモリ・キャパシタの蓄積電極８２、メモリ
・キャパシタのフィンを兼ねたＴＦＴの上側ゲート電極
８０を形成する。
【００７２】図２３参照
２３−（１）
ＨＦ水溶液中に浸漬してＳｉＯ２ からなる絶縁膜８１
を除去する。
を除去する。
【００７３】図２４参照
２４−（１）
ＣＶＤ法を適用することに依り、メモリ・キャパシタの
蓄積電極８２及びメモリ・キャパシタのフィンを兼ねた
ＴＦＴの上側ゲート電極８０の表面にＳｉ３ Ｎ４ か
らなる厚さ例えば２００〔Å〕のメモリ・キャパシタ用
誘電体膜８３を形成する。 ２４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（Ｓｉ３ Ｎ
４ 用及びＳｉＯ２ 用）とするＲＩＥ法を適用するこ
とに依って、誘電体膜８３、ＴＦＴの上側ゲート絶縁膜
７９、ＴＦＴの下側ゲート絶縁膜６２、絶縁膜５９、ド
ライバ・トランジスタのゲート絶縁膜５３の選択的エッ
チングを行って接地線コンタクト・ホールを形成する。 ２４−（３） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第六の多結晶シリコン膜を形成する。 ２４−（３） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ２４−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第六の多結晶シリコン膜
のパターニングを行って接地線を兼ねたメモリ・キャパ
シタの対向電極８４を形成する。
蓄積電極８２及びメモリ・キャパシタのフィンを兼ねた
ＴＦＴの上側ゲート電極８０の表面にＳｉ３ Ｎ４ か
らなる厚さ例えば２００〔Å〕のメモリ・キャパシタ用
誘電体膜８３を形成する。 ２４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（Ｓｉ３ Ｎ
４ 用及びＳｉＯ２ 用）とするＲＩＥ法を適用するこ
とに依って、誘電体膜８３、ＴＦＴの上側ゲート絶縁膜
７９、ＴＦＴの下側ゲート絶縁膜６２、絶縁膜５９、ド
ライバ・トランジスタのゲート絶縁膜５３の選択的エッ
チングを行って接地線コンタクト・ホールを形成する。 ２４−（３） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第六の多結晶シリコン膜を形成する。 ２４−（３） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ２４−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第六の多結晶シリコン膜
のパターニングを行って接地線を兼ねたメモリ・キャパ
シタの対向電極８４を形成する。
【００７４】図２５参照
２５−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図８と同様、二層の絶縁膜を一体にし
て表してあり、これを絶縁膜８５とする。 ２５−（２） 絶縁膜８５をリフローして平坦化する為の熱処理を行う
。 ２５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜８５等の選択的エッチ
ングを行ってビット線コンタクト・ホール（図１５参照
）を形成する。 ２５−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線８８を形成する。
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図８と同様、二層の絶縁膜を一体にし
て表してあり、これを絶縁膜８５とする。 ２５−（２） 絶縁膜８５をリフローして平坦化する為の熱処理を行う
。 ２５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜８５等の選択的エッチ
ングを行ってビット線コンタクト・ホール（図１５参照
）を形成する。 ２５−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線８８を形成する。
【００７５】図１６乃至図２５について説明した実施例
は、図１乃至図８について説明した実施例と同様にマス
ク工程が少なくなっているのは勿論のこと、図１５に見
られるＴＦＴ負荷型ＳＲＡＭの利点、即ち、ドライバ・
トランジスタやＴＦＴなどの対称性が良好であることか
ら、レイアウトが極めて容易である旨の利点を併せもっ
ている。
は、図１乃至図８について説明した実施例と同様にマス
ク工程が少なくなっているのは勿論のこと、図１５に見
られるＴＦＴ負荷型ＳＲＡＭの利点、即ち、ドライバ・
トランジスタやＴＦＴなどの対称性が良好であることか
ら、レイアウトが極めて容易である旨の利点を併せもっ
ている。
【００７６】図２６乃至図２８は本発明の第三実施例を
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図１６乃
至図２５について説明した第二実施例に於ける工程の始
めから工程１９−（１）まで、即ち、Ｓｉ３ Ｎ４ か
らなる絶縁膜７９を形成するまでは本実施例でも同じで
あるから説明を省略して次の段階から説明する。
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図１６乃
至図２５について説明した第二実施例に於ける工程の始
めから工程１９−（１）まで、即ち、Ｓｉ３ Ｎ４ か
らなる絶縁膜７９を形成するまでは本実施例でも同じで
あるから説明を省略して次の段階から説明する。
【００７７】図２６参照
２６−（１）
ここで、二重ゲート構造ＴＦＴ負荷型ＳＲＡＭは、シリ
コン半導体基板５１に対し、フィールド絶縁膜５２、ゲ
ート絶縁膜５３、ｎ＋ −不純物領域５４、第一の多結
晶シリコン膜からなるドライバ・トランジスタのゲート
電極５５及び５６、ｎ＋ −ソース領域５７、ｎ＋ −
ドレイン領域５８、絶縁膜５９、第二の多結晶シリコン
膜からなるＴＦＴの下側ゲート電極６１、ＴＦＴの下側
ゲート絶縁膜６２、第三の多結晶シリコン膜からなるＴ
ＦＴのソース領域及びドレイン領域及びチャネル領域、
Ｓｉ３ Ｎ４からなるエッチング・ストッパとして作用
するＴＦＴの上側ゲート絶縁膜７９などが形成されてい
る状態にあるものとする。 ２６−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第四の多結晶シリコン膜を形成する。 ２６−（３） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第四の多結晶シリコン
膜にＰの導入を行う。 ２６−（４） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるスペーサとして作用する絶縁膜
８１を形成する。 ２６−（５） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第五の多結晶シリコン膜を形成する。 ２６−（６） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第五の多結晶シリコン
膜にＰの導入を行う。 ２６−（７） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるスペーサとして作用する絶縁膜
９０を形成する。 ２６−（８） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用並びにＳｉ３ Ｎ４ 用）とＣＣｌ４ ／Ｏ２ （多
結晶シリコン用）とするＲＩＥ法を適用することに依っ
て、スペーサとして作用する絶縁膜９０、第五の多結晶
シリコン膜、スペーサとして作用する絶縁膜８１、第四
の多結晶シリコン膜、エッチング・ストッパとして作用
するＴＦＴの上側ゲート絶縁膜７９、第三の多結晶シリ
コン膜、ＴＦＴの下側ゲート絶縁膜６２、第二の多結晶
シリコン膜からなるＴＦＴの下側ゲート電極６１、絶縁
膜５９の選択的エッチングを行って表面から第一の多結
晶シリコン膜である駆動用トランジスタのゲート電極に
達する相互接続コンタクト・ホール９０Ａを形成する。
コン半導体基板５１に対し、フィールド絶縁膜５２、ゲ
ート絶縁膜５３、ｎ＋ −不純物領域５４、第一の多結
晶シリコン膜からなるドライバ・トランジスタのゲート
電極５５及び５６、ｎ＋ −ソース領域５７、ｎ＋ −
ドレイン領域５８、絶縁膜５９、第二の多結晶シリコン
膜からなるＴＦＴの下側ゲート電極６１、ＴＦＴの下側
ゲート絶縁膜６２、第三の多結晶シリコン膜からなるＴ
ＦＴのソース領域及びドレイン領域及びチャネル領域、
Ｓｉ３ Ｎ４からなるエッチング・ストッパとして作用
するＴＦＴの上側ゲート絶縁膜７９などが形成されてい
る状態にあるものとする。 ２６−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第四の多結晶シリコン膜を形成する。 ２６−（３） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第四の多結晶シリコン
膜にＰの導入を行う。 ２６−（４） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるスペーサとして作用する絶縁膜
８１を形成する。 ２６−（５） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第五の多結晶シリコン膜を形成する。 ２６−（６） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第五の多結晶シリコン
膜にＰの導入を行う。 ２６−（７） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるスペーサとして作用する絶縁膜
９０を形成する。 ２６−（８） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用並びにＳｉ３ Ｎ４ 用）とＣＣｌ４ ／Ｏ２ （多
結晶シリコン用）とするＲＩＥ法を適用することに依っ
て、スペーサとして作用する絶縁膜９０、第五の多結晶
シリコン膜、スペーサとして作用する絶縁膜８１、第四
の多結晶シリコン膜、エッチング・ストッパとして作用
するＴＦＴの上側ゲート絶縁膜７９、第三の多結晶シリ
コン膜、ＴＦＴの下側ゲート絶縁膜６２、第二の多結晶
シリコン膜からなるＴＦＴの下側ゲート電極６１、絶縁
膜５９の選択的エッチングを行って表面から第一の多結
晶シリコン膜である駆動用トランジスタのゲート電極に
達する相互接続コンタクト・ホール９０Ａを形成する。
【００７８】図２７参照
２７−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第六の多結晶シリコン膜を形成する。 ２７−（２） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。
〕の第六の多結晶シリコン膜を形成する。 ２７−（２） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。
【００７９】図２８参照
２８−（１）
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第六の多結晶シリコン
膜、スペーサとして作用する絶縁膜９０、第五の多結晶
シリコン膜、スペーサとして作用する絶縁膜８１、第四
の多結晶シリコン膜のそれぞれをパターニングし、メモ
リ・キャパシタの蓄積電極９１、メモリ・キャパシタの
フィン８９、メモリ・キャパシタのフィンを兼ねたＴＦ
Ｔの上側ゲート電極８０を形成する。 ２８−（２） ＨＦ水溶液中に浸漬してＳｉＯ２ からなる絶縁膜９０
及び８１を除去する。 ２８−（３） この後、メモリ・キャパシタ用誘電体膜の形成など、図
１６乃至図２５について説明した第二実施例に於ける工
程２４−（１）以下と同じ工程を経て完成させれば良い
。
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第六の多結晶シリコン
膜、スペーサとして作用する絶縁膜９０、第五の多結晶
シリコン膜、スペーサとして作用する絶縁膜８１、第四
の多結晶シリコン膜のそれぞれをパターニングし、メモ
リ・キャパシタの蓄積電極９１、メモリ・キャパシタの
フィン８９、メモリ・キャパシタのフィンを兼ねたＴＦ
Ｔの上側ゲート電極８０を形成する。 ２８−（２） ＨＦ水溶液中に浸漬してＳｉＯ２ からなる絶縁膜９０
及び８１を除去する。 ２８−（３） この後、メモリ・キャパシタ用誘電体膜の形成など、図
１６乃至図２５について説明した第二実施例に於ける工
程２４−（１）以下と同じ工程を経て完成させれば良い
。
【００８０】図２６乃至図２８について説明した実施例
は、図１６乃至図２５について説明した実施例と比較す
ると、メモリ・キャパシタの蓄積電極９１と一体になっ
ているフィンの数が実質的に三枚になっているので、メ
モリ・キャパシタの容量は増加する。
は、図１６乃至図２５について説明した実施例と比較す
ると、メモリ・キャパシタの蓄積電極９１と一体になっ
ているフィンの数が実質的に三枚になっているので、メ
モリ・キャパシタの容量は増加する。
【００８１】図２９乃至図３２は本発明の第四実施例を
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図１６乃
至図２５について説明した第二実施例に於ける工程の始
めから工程１８−（１）まで、即ち、第三の多結晶シリ
コン膜のパターニングを行ってコンタクト部分、各ＴＦ
Ｔのドレイン領域とソース領域とチャネル領域、ＶＣＣ
供給線などを形成するまでは本実施例でも同じであるか
ら説明を省略して次の段階から説明する。
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図１６乃
至図２５について説明した第二実施例に於ける工程の始
めから工程１８−（１）まで、即ち、第三の多結晶シリ
コン膜のパターニングを行ってコンタクト部分、各ＴＦ
Ｔのドレイン領域とソース領域とチャネル領域、ＶＣＣ
供給線などを形成するまでは本実施例でも同じであるか
ら説明を省略して次の段階から説明する。
【００８２】図２９参照
２９−（１）
ここで、二重ゲート構造ＴＦＴ負荷型ＳＲＡＭは、シリ
コン半導体基板５１にフィールド絶縁膜５２、ゲート絶
縁膜５３、ｎ＋ −不純物領域５４、第一の多結晶シリ
コン膜からなるドライバ・トランジスタのゲート電極５
５と５６、ｎ＋ −ソース領域５７、ｎ＋ −ドレイン
領域５８、絶縁膜５９、第二の多結晶シリコン膜からな
るＴＦＴの下側ゲート電極６１、ＴＦＴの下側ゲート絶
縁膜６２、第三の多結晶シリコン膜からなるＴＦＴのソ
ース領域及びドレイン領域及びチャネル領域やＶＣＣ供
給線などが形成されている状態にあるものとする。 ２９−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるＴＦＴの上側ゲート絶縁膜９２
を形成する。 ２９−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第五の多結晶シリコン膜を形成する。 ２９−（４） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第五の多結晶シリコン
膜にＰの導入を行う。 ２９−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とするＲＩＥ法を適用することに依り、第五
の多結晶シリコン膜のパターニングを行ってＴＦＴの上
側ゲート電極９３を形成する。
コン半導体基板５１にフィールド絶縁膜５２、ゲート絶
縁膜５３、ｎ＋ −不純物領域５４、第一の多結晶シリ
コン膜からなるドライバ・トランジスタのゲート電極５
５と５６、ｎ＋ −ソース領域５７、ｎ＋ −ドレイン
領域５８、絶縁膜５９、第二の多結晶シリコン膜からな
るＴＦＴの下側ゲート電極６１、ＴＦＴの下側ゲート絶
縁膜６２、第三の多結晶シリコン膜からなるＴＦＴのソ
ース領域及びドレイン領域及びチャネル領域やＶＣＣ供
給線などが形成されている状態にあるものとする。 ２９−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるＴＦＴの上側ゲート絶縁膜９２
を形成する。 ２９−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第五の多結晶シリコン膜を形成する。 ２９−（４） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第五の多結晶シリコン
膜にＰの導入を行う。 ２９−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とするＲＩＥ法を適用することに依り、第五
の多結晶シリコン膜のパターニングを行ってＴＦＴの上
側ゲート電極９３を形成する。
【００８３】図３０参照
３０−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉ３ Ｎ４ からなるエッチング・ストッパとし
て作用する絶縁膜９４並びに厚さ例えば５００〔Å〕の
ＳｉＯ２ からなるスペーサとして作用する絶縁膜９５
を前記順序で形成する。 ３０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用とＳｉ３ Ｎ４用）とＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とするＲＩＥ法を適用することに依り、スペ
ーサとして作用する絶縁膜９５及びエッチング・ストッ
パとして作用する絶縁膜９４、ＴＦＴの上側ゲート電極
９３、ＴＦＴの上側ゲート絶縁膜９２、ＴＦＴのソース
領域やドレイン領域などが作り込まれている第三の多結
晶シリコン膜、ＴＦＴの下側ゲート絶縁膜６２、ＴＦＴ
の下側ゲート電極６１、絶縁膜５９の選択的エッチング
を行って表面から第一の多結晶シリコン膜である駆動用
トランジスタのゲート電極に達する相互接続コンタクト
・ホール９５Ａを形成する。
〕のＳｉ３ Ｎ４ からなるエッチング・ストッパとし
て作用する絶縁膜９４並びに厚さ例えば５００〔Å〕の
ＳｉＯ２ からなるスペーサとして作用する絶縁膜９５
を前記順序で形成する。 ３０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用とＳｉ３ Ｎ４用）とＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とするＲＩＥ法を適用することに依り、スペ
ーサとして作用する絶縁膜９５及びエッチング・ストッ
パとして作用する絶縁膜９４、ＴＦＴの上側ゲート電極
９３、ＴＦＴの上側ゲート絶縁膜９２、ＴＦＴのソース
領域やドレイン領域などが作り込まれている第三の多結
晶シリコン膜、ＴＦＴの下側ゲート絶縁膜６２、ＴＦＴ
の下側ゲート電極６１、絶縁膜５９の選択的エッチング
を行って表面から第一の多結晶シリコン膜である駆動用
トランジスタのゲート電極に達する相互接続コンタクト
・ホール９５Ａを形成する。
【００８４】図３１参照
３１−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第五の多結晶シリコン膜を形成する。 ３１−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ３１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第五の多結晶シリコン膜
のパターニングを行ってメモリ・キャパシタの蓄積電極
９６を形成する。
〕の第五の多結晶シリコン膜を形成する。 ３１−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ３１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第五の多結晶シリコン膜
のパターニングを行ってメモリ・キャパシタの蓄積電極
９６を形成する。
【００８５】図３２参照
３２−（１）
ＨＦ水溶液中に浸漬してＳｉＯ２ からなる絶縁膜９５
を除去する。 ３２−（２） この後、メモリ・キャパシタ用誘電体膜の形成など、図
１６乃至図２５について説明した第二実施例に於ける工
程２４−（１）以下と同じ工程を経て完成させれば良い
。
を除去する。 ３２−（２） この後、メモリ・キャパシタ用誘電体膜の形成など、図
１６乃至図２５について説明した第二実施例に於ける工
程２４−（１）以下と同じ工程を経て完成させれば良い
。
【００８６】図２９乃至図３２について説明した第四実
施例は、図１６乃至図２５について説明した第二実施例
と比較すると、メモリ・キャパシタの蓄積電極を形成す
る際の構成が改変されている。通常、多結晶シリコン膜
をエッチングする際、下地がＳｉ３ Ｎ４ であるより
もＳｉＯ２ である方が選択比を確保でき、且つ、フッ
酸溶液中でエッチング・ストッパとして作用するＳｉ３
Ｎ４ 膜が多結晶シリコン膜をエッチングする際にＲ
ＩＥに曝されないからＳｉ３ Ｎ４ 膜は損傷されるこ
とがなく、従って、第四実施例ではメモリ・キャパシタ
の蓄積電極を安定に形成できる旨の利点がある。但し、
マスク工程は第二実施例に比較すると一回増加するが、
それでも従来の技術に比較すると一回少ない。
施例は、図１６乃至図２５について説明した第二実施例
と比較すると、メモリ・キャパシタの蓄積電極を形成す
る際の構成が改変されている。通常、多結晶シリコン膜
をエッチングする際、下地がＳｉ３ Ｎ４ であるより
もＳｉＯ２ である方が選択比を確保でき、且つ、フッ
酸溶液中でエッチング・ストッパとして作用するＳｉ３
Ｎ４ 膜が多結晶シリコン膜をエッチングする際にＲ
ＩＥに曝されないからＳｉ３ Ｎ４ 膜は損傷されるこ
とがなく、従って、第四実施例ではメモリ・キャパシタ
の蓄積電極を安定に形成できる旨の利点がある。但し、
マスク工程は第二実施例に比較すると一回増加するが、
それでも従来の技術に比較すると一回少ない。
【００８７】
【発明の効果】本発明に依る半導体記憶装置及びその製
造方法に於いては、半導体基板に形成された一対のドラ
イバ・トランジスタ及び半導体基板上の半導体層に形成
された一対の二重ゲート構造ＴＦＴ負荷及び二重ゲート
構造ＴＦＴ負荷の上方部分に形成されたメモリ・キャパ
シタを含み、且つ、二重ゲート構造ＴＦＴ負荷のドレイ
ン及び上下ゲート電極とドライバ・トランジスタのゲー
ト或いはドレインとが相互に接続される接続領域をもっ
たメモリ・セルを備えてなり、前記二重ゲート構造ＴＦ
Ｔ負荷は前記ドライバ・トランジスタのドレインに接続
された下側ゲート電極及び前記下側ゲート電極上に下側
ゲート絶縁膜を介して形成されたチャネル及び前記チャ
ネル上に上側ゲート絶縁膜を介して形成された上側ゲー
ト電極を備え、前記メモリ・キャパシタは蓄積電極及び
前記蓄積電極を覆うメモリ・キャパシタ用誘電体膜及び
前記メモリ・キャパシタ用誘電体膜を介して前記蓄積電
極と対向し且つ前記ドライバ・トランジスタのソースに
接続された接地線を兼ねる対向電極を備え、前記接続領
域では、少なくとも二重ゲート構造ＴＦＴ負荷のドレイ
ン及び上下ゲート電極とドライバ・トランジスタのゲー
ト電極或いはドレインとがそれぞれ絶縁膜を介して積層
され、且つ、メモリ・キャパシタの蓄積電極が中間に在
る電極の側面で接続されると共にフリップ・フロップ回
路を構成するドライバ・トランジスタのゲート或いはド
レインとその表面で接続されている。
造方法に於いては、半導体基板に形成された一対のドラ
イバ・トランジスタ及び半導体基板上の半導体層に形成
された一対の二重ゲート構造ＴＦＴ負荷及び二重ゲート
構造ＴＦＴ負荷の上方部分に形成されたメモリ・キャパ
シタを含み、且つ、二重ゲート構造ＴＦＴ負荷のドレイ
ン及び上下ゲート電極とドライバ・トランジスタのゲー
ト或いはドレインとが相互に接続される接続領域をもっ
たメモリ・セルを備えてなり、前記二重ゲート構造ＴＦ
Ｔ負荷は前記ドライバ・トランジスタのドレインに接続
された下側ゲート電極及び前記下側ゲート電極上に下側
ゲート絶縁膜を介して形成されたチャネル及び前記チャ
ネル上に上側ゲート絶縁膜を介して形成された上側ゲー
ト電極を備え、前記メモリ・キャパシタは蓄積電極及び
前記蓄積電極を覆うメモリ・キャパシタ用誘電体膜及び
前記メモリ・キャパシタ用誘電体膜を介して前記蓄積電
極と対向し且つ前記ドライバ・トランジスタのソースに
接続された接地線を兼ねる対向電極を備え、前記接続領
域では、少なくとも二重ゲート構造ＴＦＴ負荷のドレイ
ン及び上下ゲート電極とドライバ・トランジスタのゲー
ト電極或いはドレインとがそれぞれ絶縁膜を介して積層
され、且つ、メモリ・キャパシタの蓄積電極が中間に在
る電極の側面で接続されると共にフリップ・フロップ回
路を構成するドライバ・トランジスタのゲート或いはド
レインとその表面で接続されている。
【００８８】前記したところから明らかなように、本発
明では、ドライバ・トランジスタのゲート電極と二重ゲ
ート構造ＴＦＴ負荷のゲート電極及び同じくドレインな
どの相互接続を同一の箇所で同一のコンタクト・ホール
を利用して接続し得る構成にしたことから、ドライバ・
トランジスタと二重ゲート構造ＴＦＴ負荷との相互接続
の為のコンタクト・ホール形成は一回で済むことになり
、また、放射線耐性を向上させるためにメモリ・キャパ
シタを別設してあるが、そのメモリ・キャパシタの対向
電極と接地線とを共用し得る構成にしてあることから、
寄生容量の他にメモリ・キャパシタをもった二重ゲート
構造ＴＦＴ負荷型ＳＲＡＭを少ない製造工程数で容易且
つ簡単に歩留り良く製造することができるようになった
。
明では、ドライバ・トランジスタのゲート電極と二重ゲ
ート構造ＴＦＴ負荷のゲート電極及び同じくドレインな
どの相互接続を同一の箇所で同一のコンタクト・ホール
を利用して接続し得る構成にしたことから、ドライバ・
トランジスタと二重ゲート構造ＴＦＴ負荷との相互接続
の為のコンタクト・ホール形成は一回で済むことになり
、また、放射線耐性を向上させるためにメモリ・キャパ
シタを別設してあるが、そのメモリ・キャパシタの対向
電極と接地線とを共用し得る構成にしてあることから、
寄生容量の他にメモリ・キャパシタをもった二重ゲート
構造ＴＦＴ負荷型ＳＲＡＭを少ない製造工程数で容易且
つ簡単に歩留り良く製造することができるようになった
。
【図１】本発明の第一実施例を解説する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図２】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図３】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図４】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図５】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図６】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図７】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図８】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図９】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平面
図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平面
図である。
【図１０】本発明の第一実施例を説明する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図１１】本発明の第一実施例を説明する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図１２】本発明の第一実施例を説明する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図１３】本発明の第一実施例を説明する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図１４】本発明の第一実施例を説明する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図１５】本発明者らが実現させたＴＦＴ負荷型ＳＲＡ
Ｍの要部平面図である。
Ｍの要部平面図である。
【図１６】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１７】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１８】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１９】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２０】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２１】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２２】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２３】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２４】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２５】本発明の第二実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２６】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２７】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２８】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２９】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３０】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３１】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３２】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３３】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３４】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３５】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３６】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３７】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３８】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３９】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４０】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４１】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４２】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４３】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４４】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４５】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４６】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４７】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４８】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４９】高抵抗負荷型ＳＲＡＭの要部等価回路図であ
る。
る。
【図５０】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図５１】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図５２】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図５３】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図５４】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５５】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５６】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５７】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５８】ＴＦＴ負荷型ＳＲＡＭの要部等価回路図であ
る。
る。
【図５９】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図６０】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図６１】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
１ シリコン半導体基板
２ フィールド絶縁膜
３ ゲート絶縁膜
３Ａ コンタクト・ホール
４ ゲート電極
５ ソース領域
５′ 不純物領域
６ ドレイン領域
７ 絶縁膜
１５ 下側ゲート電極
１６ 下側ゲート絶縁膜
１７ ソース領域
１８ ドレイン領域
１９ チャネル領域
２４ メモリ・キャパシタの蓄積電極２５ 絶縁膜
２６ ビット線
２７ メモリ・キャパシタ用誘電体膜２８ メモリ
・キャパシタの対向電極２９ 絶縁膜 ３１ 絶縁膜
・キャパシタの対向電極２９ 絶縁膜 ３１ 絶縁膜
Claims (10)
- 【請求項１】半導体基板に形成されてフリップ・フロッ
プ回路を構成する一対のドライバ・トランジスタ及び前
記半導体基板上の半導体層に形成された一対の二重ゲー
ト構造ＴＦＴ負荷及び前記二重ゲート構造ＴＦＴ負荷の
上方部分に形成されたメモリ・キャパシタを含んで構成
され、且つ、二重ゲート構造ＴＦＴ負荷のドレイン及び
上下ゲート電極とドライバ・トランジスタのゲート或い
はドレインとが相互に接続される接続領域をもったメモ
リ・セルを備えてなり、前記二重ゲート構造ＴＦＴ負荷
は前記ドライバ・トランジスタのドレインに接続された
下側ゲート電極及び前記下側ゲート電極上に下側ゲート
絶縁膜を介して形成されたチャネル及び前記チャネル上
に上側ゲート絶縁膜を介して形成された上側ゲート電極
を備えること、前記メモリ・キャパシタは蓄積電極及び
前記蓄積電極を覆うメモリ・キャパシタ用誘電体膜及び
前記メモリ・キャパシタ用誘電体膜を介して前記蓄積電
極と対向し且つ前記ドライバ・トランジスタのソースに
接続された接地線を兼ねる対向電極を備えることを特徴
とする半導体記憶装置。 - 【請求項２】接続領域では、少なくとも二重ゲート構造
ＴＦＴ負荷のドレイン及び上下ゲート電極とドライバ・
トランジスタのゲート電極或いはドレインとがそれぞれ
絶縁膜を介して積層され、且つ、メモリ・キャパシタの
蓄積電極が中間に在る電極の側面で接続されると共にフ
リップ・フロップ回路を構成するドライバ・トランジス
タのゲート或いはドレインとその表面で接続されてなる
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】二重ゲート構造ＴＦＴ負荷に於ける上側ゲ
ート電極がメモリ・キャパシタ用誘電体膜で覆われてメ
モリ・キャパシタのフィンを兼ねていることを特徴とす
る請求項１或いは２記載の半導体記憶装置。 - 【請求項４】メモリ・キャパシタのフィンを兼ねる二重
ゲート構造ＴＦＴ負荷の上側ゲート電極とメモリ・キャ
パシタの蓄積電極との間に少なくとも一層のメモリ・キ
ャパシタのフィンが介挿され且つ前記メモリ・キャパシ
タの蓄積電極と接続されてなることを特徴とする請求項
１或いは２記載の半導体記憶装置。 - 【請求項５】メモリ・キャパシタのフィンを兼ねる二重
ゲート構造ＴＦＴ負荷の上側ゲート電極の下地である上
側ゲート絶縁膜がメモリ・キャパシタ用誘電体膜に比較
して厚く形成されてなることを特徴とする請求項１或い
は２記載の半導体記憶装置。 - 【請求項６】二重ゲート構造ＴＦＴ負荷のチャネルと上
側ゲート電極との間にある上側ゲート絶縁膜がエッチン
グ・ストッパとして作用する窒化シリコン膜からなるこ
とを特徴とする請求項１或いは２記載の半導体記憶装置
。 - 【請求項７】半導体基板の表面にフィールド絶縁膜を形
成してからゲート絶縁膜を形成する工程と、次いで、第
一の導電膜を成長させてからパターニングを行ってドラ
イバ・トランジスタのゲート電極を形成する工程と、次
いで、該フィールド絶縁膜並びに該第一の導電膜である
ドライバ・トランジスタのゲート電極をマスクとして不
純物の導入を行い不純物領域を形成してから第一の絶縁
膜を形成する工程と、次いで、第二の導電膜を成長させ
パターニングを行って二重ゲート構造ＴＦＴ負荷の下側
ゲート電極を形成してから第二の絶縁膜である下側ゲー
ト絶縁膜を形成する工程と、次いで、第三の導電膜を成
長させ選択的な不純物導入とパターニングを行って二重
ゲート構造ＴＦＴ負荷のソース領域及びドレイン領域及
びチャネル領域を形成してから第三の絶縁膜である二重
ゲート構造ＴＦＴ負荷の上側ゲート絶縁膜を形成する工
程と、次いで、第四の導電膜を成長させてから第四の絶
縁膜を成長させる工程と、次いで、前記第四の絶縁膜及
び前記第四の導電膜及び前記第三の絶縁膜である上側ゲ
ート絶縁膜及び前記第三の導電膜からなるドレイン領域
及び前記第二の絶縁膜である下側ゲート絶縁膜及び前記
第二の導電膜からなる下側ゲート電極及び前記第一の絶
縁膜を選択的に除去して前記第四の導電膜の側面と前記
第三の導電膜からなるドレイン領域の側面と前記第二の
導電膜からなる下側ゲート電極の側面と前記第一の導電
膜からなるドライバ・トランジスタのゲート電極の表面
を露出させる相互接続コンタクト・ホールを形成する工
程と、次いで、前記第四の導電膜の側面と前記第三の導
電膜からなるドレイン領域の側面と前記第二の導電膜か
らなる下側ゲート電極の側面と前記第一の導電膜からな
るドライバ・トランジスタのゲート電極の表面にコンタ
クトする第五の導電膜を形成してから第五の導電膜及び
第四の絶縁膜及び第四の導電膜をパターニングしメモリ
・キャパシタの蓄積電極及びスペーサとして作用する絶
縁膜及びメモリ・キャパシタのフィンを兼ねた二重ゲー
ト構造ＴＦＴ負荷の上側ゲート電極とする工程と、次い
で、メモリ・キャパシタの蓄積電極と上側ゲート電極と
の間にあるスペーサとして作用していた絶縁膜を除去す
る工程と、次いで、該メモリ・キャパシタの蓄積電極及
び上側ゲート電極を覆うメモリ・キャパシタ用誘電体膜
を形成する工程と、次いで、ドライバ・トランジスタの
ソースに対応する接地線コンタクト・ホールを形成して
から第六の導電膜からなる接地線を兼ねたメモリ・キャ
パシタの対向電極を形成する工程とが含まれてなること
を特徴とする半導体記憶装置の製造方法。 - 【請求項８】前記二重ゲート構造ＴＦＴ負荷の上側ゲー
ト電極の上に前記スペーサとして作用する絶縁膜をそれ
ぞれ介挿してメモリ・キャパシタのフィンとなる少なく
とも一層の導電膜を成長させてから前記第五の導電膜か
らなるメモリ・キャパシタの蓄積電極を形成する際に同
時にパターニングする工程が含まれてなることを特徴と
する請求項７記載の半導体記憶装置の製造方法。 - 【請求項９】窒化シリコン膜で構成した前記二重ゲート
構造ＴＦＴ負荷の上側ゲート絶縁膜をエッチング・スト
ッパとしてメモリ・キャパシタの蓄積電極及び前記スペ
ーサとして作用する絶縁膜及び前記二重ゲート構造ＴＦ
Ｔ負荷の上側ゲート電極をパターニングする工程が含ま
れてなることを特徴とする請求項７記載の半導体記憶装
置の製造方法。 - 【請求項１０】導電膜をパターニングして前記二重ゲー
ト構造ＴＦＴ負荷の上側ゲート電極を形成してからメモ
リ・キャパシタの蓄積電極をパターニングする際のエッ
チング・ストッパとなる窒化シリコン膜及びスペーサと
して作用する絶縁膜を順に形成する工程が含まれてなる
ことを特徴とする請求項７記載の半導体記憶装置の製造
方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080421A JP2887623B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置及びその製造方法 |
| DE69230625T DE69230625T2 (de) | 1991-03-20 | 1992-03-12 | Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben |
| EP92104326A EP0510344B1 (en) | 1991-03-20 | 1992-03-12 | Semiconductor memory device having thin film transistor and method of producing the same |
| KR1019920004607A KR960011180B1 (ko) | 1991-03-20 | 1992-03-20 | 박막 트랜지스터를 갖는 반도체 기억장치 및 그의 제조방법 |
| US08/373,502 US5521859A (en) | 1991-03-20 | 1995-01-17 | Semiconductor memory device having thin film transistor and method of producing the same |
| US08/441,441 US5514615A (en) | 1991-03-20 | 1995-05-15 | Method of producing a semiconductor memory device having thin film transistor load |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080421A JP2887623B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04291959A true JPH04291959A (ja) | 1992-10-16 |
| JP2887623B2 JP2887623B2 (ja) | 1999-04-26 |
Family
ID=13717831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080421A Expired - Fee Related JP2887623B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714778A (en) * | 1994-11-11 | 1998-02-03 | Nec Corporation | Semiconductor device including memory cell having a capacitance element added to a node of the cell |
| KR100229678B1 (ko) * | 1996-12-06 | 1999-11-15 | 구자홍 | 박막트랜지스터 및 그의 제조방법 |
| US6307217B1 (en) * | 1993-01-14 | 2001-10-23 | Hitachi, Ltd. | Semiconductor memory device having driver and load MISFETs and capacitor elements |
| JP2004079696A (ja) * | 2002-08-14 | 2004-03-11 | Renesas Technology Corp | 半導体記憶装置 |
-
1991
- 1991-03-20 JP JP3080421A patent/JP2887623B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307217B1 (en) * | 1993-01-14 | 2001-10-23 | Hitachi, Ltd. | Semiconductor memory device having driver and load MISFETs and capacitor elements |
| US6512245B2 (en) | 1993-01-14 | 2003-01-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5714778A (en) * | 1994-11-11 | 1998-02-03 | Nec Corporation | Semiconductor device including memory cell having a capacitance element added to a node of the cell |
| KR100229678B1 (ko) * | 1996-12-06 | 1999-11-15 | 구자홍 | 박막트랜지스터 및 그의 제조방법 |
| US6329672B1 (en) | 1996-12-06 | 2001-12-11 | Lg Electronics | Thin film transistor having a second gate metal layer preventing formation of hillocks |
| US6537843B2 (en) | 1996-12-06 | 2003-03-25 | Lg.Philips Lcd Co., Ltd | Thin film transistor and method of manufacturing the same |
| JP2004079696A (ja) * | 2002-08-14 | 2004-03-11 | Renesas Technology Corp | 半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| JP2887623B2 (ja) | 1999-04-26 |
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