JPH0267045A - パケットスイッチ方法 - Google Patents
パケットスイッチ方法Info
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- JPH0267045A JPH0267045A JP63219364A JP21936488A JPH0267045A JP H0267045 A JPH0267045 A JP H0267045A JP 63219364 A JP63219364 A JP 63219364A JP 21936488 A JP21936488 A JP 21936488A JP H0267045 A JPH0267045 A JP H0267045A
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- 230000015654 memory Effects 0.000 claims description 30
- 238000010586 diagram Methods 0.000 description 7
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- 238000007726 management method Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 235000021384 green leafy vegetables Nutrition 0.000 description 1
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- 238000004148 unit process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超高速なパケットスイッチの溝成技術に関する
。
。
（従来の技術）
従来の超高速スイッチに関する論文として１９８４年イ
ンタナショナル・スイッチング・シンポジウム（Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｓｗｉｔｃｈｉｎｇ Ｓｙｎｐ
ｏｓｉｕｍ １９８４）にてニー、）−７ス（Ａ、 Ｔ
ｈｏｍａｓ）他、が発表した「アシンコロナウス−タイ
ム−デイビジョン、テクニック（Ａｓｙｎｃｈｏｎｏｕ
ｓ Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｔｅｃｈｎｉｑｕｅ
） Ｊ （文献１）が有名である。また１９８８年電子
通信学会交換研究会５ＳＥ８８−６０にて鈴木らにより
発表された論文ｒ ＡＴＭ交換機アーキテクチャの検討
］（文献２）がある。
ンタナショナル・スイッチング・シンポジウム（Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｓｗｉｔｃｈｉｎｇ Ｓｙｎｐ
ｏｓｉｕｍ １９８４）にてニー、）−７ス（Ａ、 Ｔ
ｈｏｍａｓ）他、が発表した「アシンコロナウス−タイ
ム−デイビジョン、テクニック（Ａｓｙｎｃｈｏｎｏｕ
ｓ Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｔｅｃｈｎｉｑｕｅ
） Ｊ （文献１）が有名である。また１９８８年電子
通信学会交換研究会５ＳＥ８８−６０にて鈴木らにより
発表された論文ｒ ＡＴＭ交換機アーキテクチャの検討
］（文献２）がある。
これらの論文の中では複数の入線からのパケト信号を時
分割多重してメモリへ書き込んで交換動作を行っている
。第５図にその一例を示す。
分割多重してメモリへ書き込んで交換動作を行っている
。第５図にその一例を示す。
本スイッチは入線から入力されるパケット５０１〜５０
３を直列並列（シリアルパラレル）変換器（Ｓ／Ｐ）５
０９〜５１１で速度を落とす。その後、時分割バス５０
０で時分割多重を行う。ここで入線の速度をＶとする。
３を直列並列（シリアルパラレル）変換器（Ｓ／Ｐ）５
０９〜５１１で速度を落とす。その後、時分割バス５０
０で時分割多重を行う。ここで入線の速度をＶとする。
シリアルパラレル変換器５０９〜５１１でｋｂｉｔに展
開すると速度は÷になる。しがしこれらのＮ個の入線を
時分割多重すると÷×Ｎの動作速度が必要となる。さて
パケットはどの出線へ出力されるべきかという物理的な
アドレス情報を持つ。その方法として第６図（ａ）のよ
うにパケット６００のヘッダ６０１としても′つ場合と
第６図（ｂ）のようにパケット６０２と別々に扱われ６
０３のように並列な形で処理される場合がある。（但し
ここでいう物理アドレスはスイッチの制御だけに使うた
めのものであり、パケットヘッダの論理アドレスではな
い。）さて、時分割多重された各パケットはバス５００
で全出回Ｘｌ側へ同報される。アドレスフィルタ（ＡＦ
）５１２〜５１４は各パケットの上記アドレス（６０１
や６０３）をチエツクし出力すべきパケットなら受信す
る。そうでなければパケットは受信しない。このように
して、アドレスに記載された出線で受信が行われる。そ
の後バッファメモリ（ＦＩＦＯ）５１５〜５１７にファ
ーストインファーストアウトで書き込まれる。このＦＩ
ＦＯメモリからパケットを読出すことにより出線５０４
〜５０６へ出力される。
開すると速度は÷になる。しがしこれらのＮ個の入線を
時分割多重すると÷×Ｎの動作速度が必要となる。さて
パケットはどの出線へ出力されるべきかという物理的な
アドレス情報を持つ。その方法として第６図（ａ）のよ
うにパケット６００のヘッダ６０１としても′つ場合と
第６図（ｂ）のようにパケット６０２と別々に扱われ６
０３のように並列な形で処理される場合がある。（但し
ここでいう物理アドレスはスイッチの制御だけに使うた
めのものであり、パケットヘッダの論理アドレスではな
い。）さて、時分割多重された各パケットはバス５００
で全出回Ｘｌ側へ同報される。アドレスフィルタ（ＡＦ
）５１２〜５１４は各パケットの上記アドレス（６０１
や６０３）をチエツクし出力すべきパケットなら受信す
る。そうでなければパケットは受信しない。このように
して、アドレスに記載された出線で受信が行われる。そ
の後バッファメモリ（ＦＩＦＯ）５１５〜５１７にファ
ーストインファーストアウトで書き込まれる。このＦＩ
ＦＯメモリからパケットを読出すことにより出線５０４
〜５０６へ出力される。
（発明が解決しようとする課題）
従来のパケットスイッチでは時分割多重を行うため、回
線の速度Ｖ、回線数Ｎが増すと時分割多重部の動作速度
午）も増大してしまう。回路の動作速度には制限がある
ためパラレルビット数ｋを増やして動作速度の上昇を押
さえることが必要となる。
線の速度Ｖ、回線数Ｎが増すと時分割多重部の動作速度
午）も増大してしまう。回路の動作速度には制限がある
ためパラレルビット数ｋを増やして動作速度の上昇を押
さえることが必要となる。
さて一方、現状のＬＳＩ技術では第５図をすべて同一の
ＬＳＩに集積化するのはＮが大きくなるとメモリ量とゲ
ート数が大きくなり難しい。したがって第５図に破線で
示したようにブロックを区切ってメモリ量とゲート数を
へらしてＬＳＩ化することになる。
ＬＳＩに集積化するのはＮが大きくなるとメモリ量とゲ
ート数が大きくなり難しい。したがって第５図に破線で
示したようにブロックを区切ってメモリ量とゲート数を
へらしてＬＳＩ化することになる。
このような場合上記のにビットのバスがＬＳＩ間をまた
がることになっていまい、ＬＳＩのビンネックを招く。
がることになっていまい、ＬＳＩのビンネックを招く。
例えばＶ＝１６０Ｍ Ｎ＝３２としＬＳＩ ノＩ１０
動作速度の上限を４０Ｍｂｐｓに押さえるためにはに＝
１２８となる。このようにＬＳＩ間をまたがる多数ｂｉ
ｔのバスを高速で動作させるのは困難である。従って簡
単にはｋを大きくすることができず、ＬＳＩのＩ１０１
００上昇がネックになる。すなわち回線の速度を高速化
したり回線数を増すことが難しいといった問題を有する
。
動作速度の上限を４０Ｍｂｐｓに押さえるためにはに＝
１２８となる。このようにＬＳＩ間をまたがる多数ｂｉ
ｔのバスを高速で動作させるのは困難である。従って簡
単にはｋを大きくすることができず、ＬＳＩのＩ１０１
００上昇がネックになる。すなわち回線の速度を高速化
したり回線数を増すことが難しいといった問題を有する
。
本発明は、従来技術のかかる問題点を解決し、超高速回
線の収容、回線数の増大にも十分耐えうるスイッチの構
成法を与えるものである。
線の収容、回線数の増大にも十分耐えうるスイッチの構
成法を与えるものである。
（問題点を解決する手段）
本発明では上記課題を解決する為に、第一の発明では、
各入線に於いてパケット信号を直並列変換して複数のビ
ットに分割し、該直列並列変換された複数のビットのう
ち少なくとも一つのビットのパケット信号をサブスイッ
チの該入線に対応する大ポートに入力し、該サブスイッ
チは、複数の該入ポートから入力された複数の該パケッ
ト信号を時分割多重し、該時分割多重された該パケット
信号を該パケットのアドレス情報にもとづき複数の出ポ
ートのいづれかへ交換して出力するものであり、前記直
列並列変換されたパケット信号の複数のビット数のそれ
ぞれを交換する複数の該サブスイッチを並列動作させ、
各出線に於いては、前記複数のサブスイッチの該出線に
対応する出ポートから出力される複数の直列並列変換さ
れたパケット信号を、並列直列変換することにより高速
パケットスイッチを構成する。
各入線に於いてパケット信号を直並列変換して複数のビ
ットに分割し、該直列並列変換された複数のビットのう
ち少なくとも一つのビットのパケット信号をサブスイッ
チの該入線に対応する大ポートに入力し、該サブスイッ
チは、複数の該入ポートから入力された複数の該パケッ
ト信号を時分割多重し、該時分割多重された該パケット
信号を該パケットのアドレス情報にもとづき複数の出ポ
ートのいづれかへ交換して出力するものであり、前記直
列並列変換されたパケット信号の複数のビット数のそれ
ぞれを交換する複数の該サブスイッチを並列動作させ、
各出線に於いては、前記複数のサブスイッチの該出線に
対応する出ポートから出力される複数の直列並列変換さ
れたパケット信号を、並列直列変換することにより高速
パケットスイッチを構成する。
さらに第２の発明では、各入線に於いてパケット信号を
直並列変換して複数のビットに分割し、該直列並列変換
された複数のビットのうち少なくとも一つのビットのパ
ケット信号をサブスイッチの該入線に対応する入ポート
に入力し、複数の入線からのパケット信号にそれぞれ対
応する複数のアドレス情報をスイッチ制御部に入力し、
該スイッチ制御部は、該入力されたアドレス情報から各
パケット信号をどの出線へ出力するかを判定し、各パケ
ット信号毎に、該出線の識別情報を前記サブスイッチに
通知し、該サブスイッチは、該複数の人ポートから入力
された複数の該パケット信号を時分割多重し、該時分割
多重された該パケット信号を、前記スイッチ制御部でか
ら通知された該パケットの出力すべき出線の識別情報も
とづき、該サブスイッチの複数の出ポートにいづれかへ
出力するものであり、前記直列並列変換されたパケット
信号の複数のビット数のそれぞれを交換する複数の該サ
ブスイッチを並列動作させ、各出線に於いては、前記複
数のサブスイッチの該出線に対応する出ポートから出力
される複数の直列並列変換されたパケット信号を、並列
直列変換することにより高速パケットスイッチを構成す
る。
直並列変換して複数のビットに分割し、該直列並列変換
された複数のビットのうち少なくとも一つのビットのパ
ケット信号をサブスイッチの該入線に対応する入ポート
に入力し、複数の入線からのパケット信号にそれぞれ対
応する複数のアドレス情報をスイッチ制御部に入力し、
該スイッチ制御部は、該入力されたアドレス情報から各
パケット信号をどの出線へ出力するかを判定し、各パケ
ット信号毎に、該出線の識別情報を前記サブスイッチに
通知し、該サブスイッチは、該複数の人ポートから入力
された複数の該パケット信号を時分割多重し、該時分割
多重された該パケット信号を、前記スイッチ制御部でか
ら通知された該パケットの出力すべき出線の識別情報も
とづき、該サブスイッチの複数の出ポートにいづれかへ
出力するものであり、前記直列並列変換されたパケット
信号の複数のビット数のそれぞれを交換する複数の該サ
ブスイッチを並列動作させ、各出線に於いては、前記複
数のサブスイッチの該出線に対応する出ポートから出力
される複数の直列並列変換されたパケット信号を、並列
直列変換することにより高速パケットスイッチを構成す
る。
さらに第３項の発明では、各入線に於いてパケット信号
を直並列変換して複数のビットに分割し、該直列並列変
換された複数のビットのうち少なくとも一つのビットの
パケット信号をサブスイッチの該入線に対応する大ポー
トに入力し、複数の入線からのパケット信号にそれぞれ
対応する複数のアドレス情報をスイッチ制御部に入力し
、該スイッチ制御部は、該入力されたアドレス情報から
各パケットをどの出線へ出力するかを判定し、かつサブ
スイッチに入力された各パケット信号を蓄積するパケッ
トバッファメモリの書込み／読み出しアドレスをもとめ
、各パケット信号毎に、該パケットバッファメモリの書
込みｌ読み出しアドレス情報をサブスイッチに通知し、
該サブスイッチは、該複数の大ポートから入力された複
数の該パケット信号を時分割多重し、前記スイッチ制御
部から通知された該パケットバッファメモリの該書込み
読み出しアドレス情報にもとづいて、該時分割多重され
た該パケット信号を該バファメモリに書込みｌ読み出し
を行なうことにより、複数の出ポートのいづれかへ出力
するものであり、前記直列並列変換されたパケット信号
の複数のビットのそれぞれの信号を交換する複数の該サ
ブスイッチを並列動作させ、各出線に於いては、前記複
数のサブスイッチの該出線に対応する出ポートから出力
される複数のビットに分割されたパケット信号を、並列
直列変換することにより高速パケットスイッチを構成す
る。
を直並列変換して複数のビットに分割し、該直列並列変
換された複数のビットのうち少なくとも一つのビットの
パケット信号をサブスイッチの該入線に対応する大ポー
トに入力し、複数の入線からのパケット信号にそれぞれ
対応する複数のアドレス情報をスイッチ制御部に入力し
、該スイッチ制御部は、該入力されたアドレス情報から
各パケットをどの出線へ出力するかを判定し、かつサブ
スイッチに入力された各パケット信号を蓄積するパケッ
トバッファメモリの書込み／読み出しアドレスをもとめ
、各パケット信号毎に、該パケットバッファメモリの書
込みｌ読み出しアドレス情報をサブスイッチに通知し、
該サブスイッチは、該複数の大ポートから入力された複
数の該パケット信号を時分割多重し、前記スイッチ制御
部から通知された該パケットバッファメモリの該書込み
読み出しアドレス情報にもとづいて、該時分割多重され
た該パケット信号を該バファメモリに書込みｌ読み出し
を行なうことにより、複数の出ポートのいづれかへ出力
するものであり、前記直列並列変換されたパケット信号
の複数のビットのそれぞれの信号を交換する複数の該サ
ブスイッチを並列動作させ、各出線に於いては、前記複
数のサブスイッチの該出線に対応する出ポートから出力
される複数のビットに分割されたパケット信号を、並列
直列変換することにより高速パケットスイッチを構成す
る。
さらに第４項の発明では、各入線パケット信号を複数の
サブスイッチに同報し、該サブスイッチは、Ｎ本の出線
のうちＭ本（ＭＡＮ）分の出線に対応する出力回路のみ
を有し、該複数の大ポートから入力された複数のパケッ
ト信号を時分割多重し、該時分割多重された該パケット
信号を該パケットのアドレス情報にもとづきＭ本の出線
のいづれかへ出力することにより高速パケットスイッチ
を構成する。
サブスイッチに同報し、該サブスイッチは、Ｎ本の出線
のうちＭ本（ＭＡＮ）分の出線に対応する出力回路のみ
を有し、該複数の大ポートから入力された複数のパケッ
ト信号を時分割多重し、該時分割多重された該パケット
信号を該パケットのアドレス情報にもとづきＭ本の出線
のいづれかへ出力することにより高速パケットスイッチ
を構成する。
（作用）
本発明では最も高速動作が要求される時分割多重部をＬ
ＳＩ内部に閉じるように構成する。それは時分割多重部
のパラレル展開度ｋをパケット長にまで広げるとを可能
ならしめるものであり、動作速度もＬＳＩのＩｌｏより
内部速度の方が速くできるので時分割多重部の高速化が
容易となる。しかしながら前述のように問題となるのは
回線数Ｎ個分の回路を１つのＬＳＩに集積化するために
は、１つのＬＳＩに収容すべきゲート数とメモリ量が大
幅にふえてしまう点である。本発明は■スイッチをビッ
トスライス形のサブスイッチに分割（第１〜第３の発明
）する。あるいは、■ゲートとメモリが出力側の回路に
集中する為、出線の数をへらしたサブスイッチに分割す
る（第４の発明）構成をとることによって１つのサブス
イッチに入るゲート数とメモリ量を減らすことを実現し
ている。
ＳＩ内部に閉じるように構成する。それは時分割多重部
のパラレル展開度ｋをパケット長にまで広げるとを可能
ならしめるものであり、動作速度もＬＳＩのＩｌｏより
内部速度の方が速くできるので時分割多重部の高速化が
容易となる。しかしながら前述のように問題となるのは
回線数Ｎ個分の回路を１つのＬＳＩに集積化するために
は、１つのＬＳＩに収容すべきゲート数とメモリ量が大
幅にふえてしまう点である。本発明は■スイッチをビッ
トスライス形のサブスイッチに分割（第１〜第３の発明
）する。あるいは、■ゲートとメモリが出力側の回路に
集中する為、出線の数をへらしたサブスイッチに分割す
る（第４の発明）構成をとることによって１つのサブス
イッチに入るゲート数とメモリ量を減らすことを実現し
ている。
第１の発明は時分割多重スイッチをビットスライス形に
分割したものである。Ｐ個の並列なサブスイッチは並列
動作するものであり、各サブスイッチはパケットをパラ
レルビット展開した場合、そのうちの伸ビットだけをス
イッチするものである。このようにすると、Ｎポート分
をゲート数、メモリ数も十になり１つのサブスイッチを
ＬＳＩの中に入れることができ、時分割バスもＬＳＩ内
部に入るのでＰｉｎ Ｎｅｃｋにもならない。
分割したものである。Ｐ個の並列なサブスイッチは並列
動作するものであり、各サブスイッチはパケットをパラ
レルビット展開した場合、そのうちの伸ビットだけをス
イッチするものである。このようにすると、Ｎポート分
をゲート数、メモリ数も十になり１つのサブスイッチを
ＬＳＩの中に入れることができ、時分割バスもＬＳＩ内
部に入るのでＰｉｎ Ｎｅｃｋにもならない。
第２の発明も同様のビットスライス形の構成であるがさ
らにパケットアドレス情報は制御部がまとめて処理し、
その処理結果のみを並列動作する各サブスイッチに通知
する。第一の発明は同じアドレス処理回路が各サブスイ
ッチ毎に必要となるが、第２の発明はそれが１つだけ集
中してもてばよい。従ってゲート数が減る。
らにパケットアドレス情報は制御部がまとめて処理し、
その処理結果のみを並列動作する各サブスイッチに通知
する。第一の発明は同じアドレス処理回路が各サブスイ
ッチ毎に必要となるが、第２の発明はそれが１つだけ集
中してもてばよい。従ってゲート数が減る。
第３の発明は第２の発明にさらにパケットを蓄積するメ
モリの書込みｌ読み出しアドレス制御をも制御部に集中
化してサブスイッチは多重装置とメモ）（ＲＡＭ）だけ
にするものである。同じくゲート数が減少する。
モリの書込みｌ読み出しアドレス制御をも制御部に集中
化してサブスイッチは多重装置とメモ）（ＲＡＭ）だけ
にするものである。同じくゲート数が減少する。
第４の発明は、１つのサブスイッチが持つ出線の数を減
らして分割するものである。つまりこれは、ゲートとメ
モリが出力部に集中する点に注目してる。各サブスイッ
チは全入力線を持つ時分割多重部を有するが、全出線数
Ｎより小さいＭ（Ｍ＜Ｎ）個の出線しかもたない。例え
ば、３２ Ｘ ３２のスイッチを３２×４のサブスイッ
チを８個で構成するものである。このサブスイッチは１
つのＬＳＩに入るので第一の発明と同様時分割多重部の
高速化が容易となる。
らして分割するものである。つまりこれは、ゲートとメ
モリが出力部に集中する点に注目してる。各サブスイッ
チは全入力線を持つ時分割多重部を有するが、全出線数
Ｎより小さいＭ（Ｍ＜Ｎ）個の出線しかもたない。例え
ば、３２ Ｘ ３２のスイッチを３２×４のサブスイッ
チを８個で構成するものである。このサブスイッチは１
つのＬＳＩに入るので第一の発明と同様時分割多重部の
高速化が容易となる。
（実施例）
以下図面を用いて詳細に説明する。第１図は第１の発明
の実施例を示すブロック図である。１００及び１０１は
サブスイッチである。入線１０２〜１０４はシリアルパ
ラレル変換器（Ｓ／Ｐ）１０５〜１０７でＰＸＱビット
パラレルに変換される。ここでＰ、Ｑは１以上の整数で
ある。ここではそのＱビットづつを各サブスイッチに入
力するものとする。従ってサブスイッチはＰ面あること
になる。１つのサブスイッチは第５図に示した従来のス
イッチと同様の構造をもつ。すなわちシリアルパラレル
変換器１０８〜１１０と時分割多重バス１１１から構成
される時分割多重部とアドレスフィルタ１１３〜１１５
ならびにＦｉＦｏメモリ１１６〜１１８からなるこれら
のサブスイッチ内の動作は第５図で説明したものと同様
である。但しここでスイッチ内でパケットのアドレスの
扱いは注意を要する。パケットのアドレスはスイッチの
外で第６図の（ａ）ないしくｂ）のようになっている。
の実施例を示すブロック図である。１００及び１０１は
サブスイッチである。入線１０２〜１０４はシリアルパ
ラレル変換器（Ｓ／Ｐ）１０５〜１０７でＰＸＱビット
パラレルに変換される。ここでＰ、Ｑは１以上の整数で
ある。ここではそのＱビットづつを各サブスイッチに入
力するものとする。従ってサブスイッチはＰ面あること
になる。１つのサブスイッチは第５図に示した従来のス
イッチと同様の構造をもつ。すなわちシリアルパラレル
変換器１０８〜１１０と時分割多重バス１１１から構成
される時分割多重部とアドレスフィルタ１１３〜１１５
ならびにＦｉＦｏメモリ１１６〜１１８からなるこれら
のサブスイッチ内の動作は第５図で説明したものと同様
である。但しここでスイッチ内でパケットのアドレスの
扱いは注意を要する。パケットのアドレスはスイッチの
外で第６図の（ａ）ないしくｂ）のようになっている。
第６図（ａ）のように直列の場合はアドレス部６０１だ
けを抜きとる。シリアルパラレル展開は６００のパケッ
ト部だけを対象とする。第６図（ｂ）の場合は６０３を
抜きとり、６０２のパケット部だけをシリアルパラレル
展開する。さて、アドレスの抜きとりはシリアルパラレ
ル変換器１０５〜１０７で行う。アドレスはアドレス信
号線１２４〜１２６でパケット信号線１２７〜１２９と
並列に各サブスイッチに送られる。パケットとアドレス
は一度多重されるがアドレスフィルタ（ＡＦ）１１３〜
１１５ではアドレス部だけを検矢口する。パケットはＦ
ｉＦｏメモリ１１６〜１１８に一度土各納さ−れたあと
出力されパラレルシリアル変換器１１９〜１２１で元の
パケットにもどされる。さてこの場合のスイッチの動作
速度は次のようになる。回線速度Ｖ、回線数Ｎとする。
けを抜きとる。シリアルパラレル展開は６００のパケッ
ト部だけを対象とする。第６図（ｂ）の場合は６０３を
抜きとり、６０２のパケット部だけをシリアルパラレル
展開する。さて、アドレスの抜きとりはシリアルパラレ
ル変換器１０５〜１０７で行う。アドレスはアドレス信
号線１２４〜１２６でパケット信号線１２７〜１２９と
並列に各サブスイッチに送られる。パケットとアドレス
は一度多重されるがアドレスフィルタ（ＡＦ）１１３〜
１１５ではアドレス部だけを検矢口する。パケットはＦ
ｉＦｏメモリ１１６〜１１８に一度土各納さ−れたあと
出力されパラレルシリアル変換器１１９〜１２１で元の
パケットにもどされる。さてこの場合のスイッチの動作
速度は次のようになる。回線速度Ｖ、回線数Ｎとする。
サブスイッチへの入力部ではパケットはＰＸＱｂｉｔに
展開されているのでＩ１０速度はＶ、。＝々となってい
る。時分割バスはＮ多重されるのでｍｌ釉×Ｎのスルー
プットが必要である。
展開されているのでＩ１０速度はＶ、。＝々となってい
る。時分割バスはＮ多重されるのでｍｌ釉×Ｎのスルー
プットが必要である。
従って１０８〜１１０のシリアルパラレル変換器でさら
にる。
にる。
例として
Ｖ ＝１６０Ｍｂｐｓ Ｎ＝３２
ｐ＝ｓ Ｑ＝ｌ ｋ＝３２とするとｖｉ
１０＝ｖ、ｎ＝２０Ｍｂｐｓ Ｎまたは■が２倍になってもＱ＝２とするかＰ＝１６と
するだけで動作速度の上昇がさけられる。
１０＝ｖ、ｎ＝２０Ｍｂｐｓ Ｎまたは■が２倍になってもＱ＝２とするかＰ＝１６と
するだけで動作速度の上昇がさけられる。
ゲート数は次のようになる。第５図において１ライン分
の回路ゲート数（メモリ含む）をＧとする。図５では各
ブロック（破線）はＧだけのゲートをもつ。第１図では
およそ各サブスイッチは つまりＰを増せばサブスイッチ化たりのゲート量もへら
せることがわかる。
の回路ゲート数（メモリ含む）をＧとする。図５では各
ブロック（破線）はＧだけのゲートをもつ。第１図では
およそ各サブスイッチは つまりＰを増せばサブスイッチ化たりのゲート量もへら
せることがわかる。
次に第２の発明の実施例を第２図に示す。第１図との違
いはパケットのアドレスは２３８の制御部が処理し、信
号線２３５〜２３７でＦｉＦｏ２１７〜２１９の書込み
イネーブルをサブスイッチ２２０〜２２１に通知する点
である。
いはパケットのアドレスは２３８の制御部が処理し、信
号線２３５〜２３７でＦｉＦｏ２１７〜２１９の書込み
イネーブルをサブスイッチ２２０〜２２１に通知する点
である。
これは第１図では同じアドレスフィルタ（ＡＦ）１１３
をすべてのサブスイッチが持たねばならないのを制御部
だけにまとめたものである。これによりサブスイッチ２
２０〜２２１のゲート数がさらに減り又並列動作するサ
ブスイッチを集中制御できるので、制御の管理が容易と
なる。大緑２００〜２０２から入力されたパケットのア
ドレス情報はシリアルパラレル変換部２０３〜２０５で
パケットと分離され２０６〜２０８で制御部２３８に入
力される。パケットは第１図と同じくＰＸＱｂｉｔに展
開されＱｂｉｔづつ各サブスイッチ２２０〜２２１に入
力される。制御部２３８ではアドレスを２２８〜２３０
のシリアルパラレル（Ｓ／Ｐ）変換器と時分割バス２３
１で時分割多重する。この動作は２２０．２２１のサブ
スイッチの２１２〜２１４のＳ／Ｐ変換器と時分割バス
２１５．２１６上での各パケットの時分割多重動作と並
列に動く。アドレスフィルタ２３２〜２３４はアドレス
をチエツクし、どの出力ポートのＦｉＦｏ２１７〜２１
９がパケットを格納すべきか判定する。その結果は２３
５〜２３７で各サブスイッチの各ＦｉＦｏ２１７〜２１
９へライトイネーブル信号として通知される。サブスイ
ッチはこの信号をもとにパケットが所望のポートのＦｉ
Ｆｏに書き込まれる。パケットはＦｉＦｏから読み出さ
れ、パラレルシリアル（Ｐ／Ｓ）変換器２２２〜２２４
で元の形に戻され２２５〜２２７の出線へ出力される。
をすべてのサブスイッチが持たねばならないのを制御部
だけにまとめたものである。これによりサブスイッチ２
２０〜２２１のゲート数がさらに減り又並列動作するサ
ブスイッチを集中制御できるので、制御の管理が容易と
なる。大緑２００〜２０２から入力されたパケットのア
ドレス情報はシリアルパラレル変換部２０３〜２０５で
パケットと分離され２０６〜２０８で制御部２３８に入
力される。パケットは第１図と同じくＰＸＱｂｉｔに展
開されＱｂｉｔづつ各サブスイッチ２２０〜２２１に入
力される。制御部２３８ではアドレスを２２８〜２３０
のシリアルパラレル（Ｓ／Ｐ）変換器と時分割バス２３
１で時分割多重する。この動作は２２０．２２１のサブ
スイッチの２１２〜２１４のＳ／Ｐ変換器と時分割バス
２１５．２１６上での各パケットの時分割多重動作と並
列に動く。アドレスフィルタ２３２〜２３４はアドレス
をチエツクし、どの出力ポートのＦｉＦｏ２１７〜２１
９がパケットを格納すべきか判定する。その結果は２３
５〜２３７で各サブスイッチの各ＦｉＦｏ２１７〜２１
９へライトイネーブル信号として通知される。サブスイ
ッチはこの信号をもとにパケットが所望のポートのＦｉ
Ｆｏに書き込まれる。パケットはＦｉＦｏから読み出さ
れ、パラレルシリアル（Ｐ／Ｓ）変換器２２２〜２２４
で元の形に戻され２２５〜２２７の出線へ出力される。
このような構成の場合、第１の発明の効果に加えて■サ
ブスイッチ面のＡＦが不要となりゲート数がへる。
ブスイッチ面のＡＦが不要となりゲート数がへる。
■並列動作するサブスイッチを集中的に制御できるため
、サブスイッチ間の同期が取りやくずなり管理が容易と
なる。
、サブスイッチ間の同期が取りやくずなり管理が容易と
なる。
というメリットがある。
次に第３の発明の実施例を第３図を用いて説明する。
基本的に第２の発明の実施例（第２図）との相違点はＦ
ｉＦｏメモリの制御の方法である。第２図では各サブス
イッチの同じ出ポートのＦｉＦｏは全て同じ書込み／読
みだしアドレスで制御される。従ってこの制御回路を各
サブスイッチにもたずに集中してもてばさらにサブスイ
ッチのゲート数がへる。サブスイッチはＲＡＭだけを持
てばよい。また一方ではこのようにすると並列動作する
サブスイッチの同期動作の管理が完全に集中して行える
ため信頼性がより高まる。入線３００〜３０２から入力
されたバケツ１への多重処理は第２図と全く同じである
。３０３〜３０５はシリアルパラレル変換器でかつアド
レスを３０６〜３０８に分離して制御部３４３へ入力す
る。パケットは３０９〜３１１でサブスイッチ３２０．
３２１へ入力される。３１２〜３１４．３２８〜３３０
のシリアルパラレル変換器と時分割バス３１５．３１６
．３３１により時分割多重動作が行われる。時分割多重
されたパケットのアドレスはアドレスフィルタ（ＡＦ）
３３２〜３３３で検知され受信すべきポートのＡＦがラ
イトイネーブルをＲＡＭコントローラ３５４〜３５６に
通知する。ＲＡＭコントローラはＲＡＭ３１７〜３１９
のＦｉＦｏ管理をするものである。
ｉＦｏメモリの制御の方法である。第２図では各サブス
イッチの同じ出ポートのＦｉＦｏは全て同じ書込み／読
みだしアドレスで制御される。従ってこの制御回路を各
サブスイッチにもたずに集中してもてばさらにサブスイ
ッチのゲート数がへる。サブスイッチはＲＡＭだけを持
てばよい。また一方ではこのようにすると並列動作する
サブスイッチの同期動作の管理が完全に集中して行える
ため信頼性がより高まる。入線３００〜３０２から入力
されたバケツ１への多重処理は第２図と全く同じである
。３０３〜３０５はシリアルパラレル変換器でかつアド
レスを３０６〜３０８に分離して制御部３４３へ入力す
る。パケットは３０９〜３１１でサブスイッチ３２０．
３２１へ入力される。３１２〜３１４．３２８〜３３０
のシリアルパラレル変換器と時分割バス３１５．３１６
．３３１により時分割多重動作が行われる。時分割多重
されたパケットのアドレスはアドレスフィルタ（ＡＦ）
３３２〜３３３で検知され受信すべきポートのＡＦがラ
イトイネーブルをＲＡＭコントローラ３５４〜３５６に
通知する。ＲＡＭコントローラはＲＡＭ３１７〜３１９
のＦｉＦｏ管理をするものである。
３３７〜３３９で各サブスイッチの各ＲＡＭに書込みア
ドレスを通知する。
ドレスを通知する。
これにより時分割多重されたパケットは所望のポートの
ＲＡＭに格納される。制御部３４３のＲＡＭコントロー
ラ３５４〜３５６はＲＡＭ３１７〜３１９の読み出しア
ドレスを出力しこれによりパケットが出力される。パラ
レルシリアル変換器３２２〜３２４にて出力されたパケ
ットは元の形に戻され出線３２５〜３２７へ出力される
。
ＲＡＭに格納される。制御部３４３のＲＡＭコントロー
ラ３５４〜３５６はＲＡＭ３１７〜３１９の読み出しア
ドレスを出力しこれによりパケットが出力される。パラ
レルシリアル変換器３２２〜３２４にて出力されたパケ
ットは元の形に戻され出線３２５〜３２７へ出力される
。
第１〜第３の発明の実施例では各出線毎にメモリを別々
に設ける出力バッファ形スイッチ（文献■参照）を示し
たが、ｂのメモリを複数の出線で共有する共有バッファ
形スイッチ（文献■参照）としてもよい。その場合も本
発明はその効力を持つ。
に設ける出力バッファ形スイッチ（文献■参照）を示し
たが、ｂのメモリを複数の出線で共有する共有バッファ
形スイッチ（文献■参照）としてもよい。その場合も本
発明はその効力を持つ。
次に第４の発明の実施例を第４図を用いて説明する。
第４の発明はサブスイッチを出線の数をへらして構成し
、入線を同報して接続する。例えば３２Ｘ３２のスイッ
チを３２×４のサブスイッチを８個作る。本図では４×
４のスイッチを４Ｘ２のサブスイッチ２個で構成してい
る。これはスイッチのゲート数の大半以上□が出力側の
アドレスフィルタとＦｉＦｏメモリに集中する点に注目
してこれを出線別に分割することでサブスイッチのゲー
ト数の減少を実現するものである。サブスイッチ内には
時分割バスが全部入っているので第１〜第３の発明と同
様に回線速度、回線数の増大に対して対処しやすいとい
う効果をもつ。入線４００〜４０３は２つのサブスイッ
チ４０８．４０９に同報して入力される。各サブスイッ
チ４０８．４０９は第５図のスイッチと同様に４１０〜
４１７のジノアルパラレル変換部と時分割バス４１８．
４１９からなる時分割多重部をもつ。又各ポート毎のア
ドレスフィルタ４２０〜４２３、ＦｉＦｏ４２４〜４２
７は各サブスイッチに分割してもたれる。
、入線を同報して接続する。例えば３２Ｘ３２のスイッ
チを３２×４のサブスイッチを８個作る。本図では４×
４のスイッチを４Ｘ２のサブスイッチ２個で構成してい
る。これはスイッチのゲート数の大半以上□が出力側の
アドレスフィルタとＦｉＦｏメモリに集中する点に注目
してこれを出線別に分割することでサブスイッチのゲー
ト数の減少を実現するものである。サブスイッチ内には
時分割バスが全部入っているので第１〜第３の発明と同
様に回線速度、回線数の増大に対して対処しやすいとい
う効果をもつ。入線４００〜４０３は２つのサブスイッ
チ４０８．４０９に同報して入力される。各サブスイッ
チ４０８．４０９は第５図のスイッチと同様に４１０〜
４１７のジノアルパラレル変換部と時分割バス４１８．
４１９からなる時分割多重部をもつ。又各ポート毎のア
ドレスフィルタ４２０〜４２３、ＦｉＦｏ４２４〜４２
７は各サブスイッチに分割してもたれる。
本発明は第１の発明、第２の発明、第３の発明と組み合
わせてＮＸＭ（Ｍ＜Ｎ）のサブスイッチをＢｉｔスライ
ス形にしてもよい。あるいは、制御部を分離してもよい
。さらには制御部だけをＮｘＭ（Ｍ＜Ｎ）構成にしても
よい。１つのサブスイッチの複数の出線用のＦｉＦｏメ
モリを共有メモリで構成してもよい。いずれの場合も本
発明はその効力を持つ。
わせてＮＸＭ（Ｍ＜Ｎ）のサブスイッチをＢｉｔスライ
ス形にしてもよい。あるいは、制御部を分離してもよい
。さらには制御部だけをＮｘＭ（Ｍ＜Ｎ）構成にしても
よい。１つのサブスイッチの複数の出線用のＦｉＦｏメ
モリを共有メモリで構成してもよい。いずれの場合も本
発明はその効力を持つ。
（効果）
第１〜第４の本発明によると速度制限が厳しい時分割バ
スをＬＳＩ内部に入れることができるため、時分割バス
の高速化が容易に実現できる、つまり、回線の高速化と
回線数の増加に容易に対応できる。第１の発明〜第３の
発明によるとサブスイッチをビットスライス化すること
によって、時分割多重部をＬＳＩ内部に入れてもＬＳＩ
当たりのゲート量の増大を防ぐことができる。第２、第
３の発明のように制御部を集中化することにより、サブ
スイッチのゲート量をさらに減少させることができ、か
つ並列に動作するサブスイッチを集中制御でき管理しや
すくなる。又、第４の発明によってゲート数の多い出力
側の回路をサブスイッチ内で減らせることができる。以
上のように時分割多重部をＬＳＩに閉じこめてしかも適
度なゲート量でＬＳＩを構成できるため今後のＬＳＩ技
術の進歩によりさらに経済的で高速かつ容量の大きいパ
ケットスイッチが得られる。
スをＬＳＩ内部に入れることができるため、時分割バス
の高速化が容易に実現できる、つまり、回線の高速化と
回線数の増加に容易に対応できる。第１の発明〜第３の
発明によるとサブスイッチをビットスライス化すること
によって、時分割多重部をＬＳＩ内部に入れてもＬＳＩ
当たりのゲート量の増大を防ぐことができる。第２、第
３の発明のように制御部を集中化することにより、サブ
スイッチのゲート量をさらに減少させることができ、か
つ並列に動作するサブスイッチを集中制御でき管理しや
すくなる。又、第４の発明によってゲート数の多い出力
側の回路をサブスイッチ内で減らせることができる。以
上のように時分割多重部をＬＳＩに閉じこめてしかも適
度なゲート量でＬＳＩを構成できるため今後のＬＳＩ技
術の進歩によりさらに経済的で高速かつ容量の大きいパ
ケットスイッチが得られる。
第１図は請求の範囲第１項の発明の実施例によるパケッ
トスイッチのブロック図である。第２図は請求の範囲第
２項の発明の実施例によるパケットスイッチのブロック
図である。第３図は請求の範囲第３項の発明の実施例に
よるパケットスイッチのブロック図である。第４図は請
求の範囲第４項の発明の実施例によるパケットスイッチ
のブロック図である。第５図は従来技術によるパケット
スイッチのブロック図である。第６図はパケットとその
アドレス情報の転送のしがたを示す図である。 図において １０５〜１１０．２０３〜２０５．２１２〜２１４．２
２８〜２３０．３０３〜３０５゜３１２〜３１４．３２
８〜３３０．４１０〜４１７・・・シリアルパラレル変
換器、 １１３〜１１５．２３２〜２３４．３３２〜３３４．４
２０〜４２３・・・アドレスフィルタ、 １１６〜１１８．２１７〜２１９．４２４〜４２７・・
・ファーストインファーストアウト（ＦＩＦＯ）メモリ
、１１９〜１２１．２２２〜２２４．３２２〜３２４・
・・パラレルシリアル変換器、 ３５４〜３５６・・・ＲＡＭコントローラ、３１７〜３
１９・・・ＲＡＭ０
トスイッチのブロック図である。第２図は請求の範囲第
２項の発明の実施例によるパケットスイッチのブロック
図である。第３図は請求の範囲第３項の発明の実施例に
よるパケットスイッチのブロック図である。第４図は請
求の範囲第４項の発明の実施例によるパケットスイッチ
のブロック図である。第５図は従来技術によるパケット
スイッチのブロック図である。第６図はパケットとその
アドレス情報の転送のしがたを示す図である。 図において １０５〜１１０．２０３〜２０５．２１２〜２１４．２
２８〜２３０．３０３〜３０５゜３１２〜３１４．３２
８〜３３０．４１０〜４１７・・・シリアルパラレル変
換器、 １１３〜１１５．２３２〜２３４．３３２〜３３４．４
２０〜４２３・・・アドレスフィルタ、 １１６〜１１８．２１７〜２１９．４２４〜４２７・・
・ファーストインファーストアウト（ＦＩＦＯ）メモリ
、１１９〜１２１．２２２〜２２４．３２２〜３２４・
・・パラレルシリアル変換器、 ３５４〜３５６・・・ＲＡＭコントローラ、３１７〜３
１９・・・ＲＡＭ０
Claims (4)
- （１）複数の入線からのパケット信号を該パケットのア
ドレス情報にもとづき複数の出線のいづれかへ出力する
パケットスイッチであり、各入線に於いてパケット信号
を直列並列変換して複数のビットに分割し、該直列並列
変換された複数のビットのうち少なくとも一つのビット
のパケット信号をサブスイッチの該入線に対応する入ポ
ートに入力し、該サブスイッチは、複数の該入ポートか
ら入力された複数の該パケット信号を時分割多重し、該
時分割多重された該パケット信号を該パケットのアドレ
ス情報にもとづき複数の出ポートのいづれかへ交換して
出力するものであり、前記直列並列変換されたパケット
信号の複数のビット数のそれぞれを交換する複数の該サ
ブスイッチを並列動作させ、各出線に於いては、前記複
数のサブスイッチの該出線に対応する出ポートから出力
される複数の直列並列変換されたパケット信号を、並列
直列変換する事を特徴とするパケットスイッチ。 - （２）複数の入線からのパケット信号を該パケットのア
ドレス情報にもとづき複数の出線のいづれかへ出力する
パケットスイッチであり、各入線に於いてパケット信号
を直列並列変換して複数のビットに分割し、該直列並列
変換された複数のビットのうち少なくとも一つのビット
のパケット信号をサブスイッチの該入線に対応する入ポ
ートに入力し、複数の入線からのパケット信号にそれぞ
れ対応する複数のアドレス情報をスイッチ制御部に入力
し、該スイッチ制御部は、該入力されたアドレス情報か
ら各パケット信号をどの出線へ出力するかを判定し、各
パケット信号毎に、該出線の識別情報を前記サブスイッ
チに通知し、該サブスイッチは、該複数の入ポートから
入力された複数の該パケット信号を時分割多重し、該時
分割多重された該パケット信号を、前記スイッチ制御部
から通知された該パケットの出力すべき出線の識別情報
にもとづき、該サブスイッチの複数の出ポートのいづれ
かへ出力するものであり、前記直列並列変換されたパケ
ット信号の複数のビット数のそれぞれを交換する複数の
該サブスイッチを並列動作させ、各出線に於いては、前
記複数のサブスイッチの該出線に対応する出ポートから
出力される複数の直列並列変換されたパケット信号を、
並列直列変換する事を特徴とするパケットスイッチ。 - （３）複数の入線からのパケット信号を該パケットのア
ドレス情報にもとづき複数の出線のいづれかへ出力する
パケットスイッチであり、各入線に於いてパケット信号
を直列並列変換して複数のビットに分割し、該直列並列
変換された複数のビットのうち少なくとも一つのビット
のパケット信号をサブスイッチの該入線に対応する入ポ
ートに入力し、複数の入線からのパケット信号にそれぞ
れ対応する複数のアドレス情報をスイッチ制御部に入力
し、該スイッチ制御部は、該入力されたアドレス情報か
ら各パケットをどの出線へ出力するかを判定し、かつサ
ブスイッチに入力された各パケット信号を蓄積するパケ
ットバッファメモリの書込み／読み出しアドレスをもと
め、各パケット信号毎に、該パケットバッファメモリの
書込み／読み出しアドレス情報をサブスイッチに通知し
、該サブスイッチは、該複数の入ポートから入力された
複数の該パケット信号を時分割多重し、前記スイッチ制
御部から通知された該パケットバッファメモリの該書込
み読み出しアドレス情報にもとづいて、該時分割多重さ
れた該パケット信号を該バファメモリに書込み／読み出
しを行なうことにより、複数の出ポートのいづれかへ出
力するものであり、前記直列並列変換されたパケット信
号の複数のビットのそれぞれの信号を交換する複数の該
サブスイッチを並列動作させ、各出線に於いては、前記
複数のサブスイッチの該出線に対応する出ポートから出
力される複数の直列並列変換されたパケット信号を、並
列直列変換する事を特徴とするパケットスイッチ。 - （４）複数の入線からのパケット信号を該パケットのア
ドレス情報にもとづきＮ本の出線のいづれかへ出力する
パケットスイッチであり、各入線パケット信号を複数の
サブスイッチに同報し、該サブスイッチは、Ｎ本の出線
のうちＭ本（Ｍ＜Ｎ）分の出線に対応する出力回路のみ
を有し、該複数の入ポートから入力された複数のパケッ
ト信号を時分割多重し、該時分割多重された該パケット
信号を該パケットのアドレス情報にもとづきＭ本の出線
のいづれかへ出力する事を特徴とするパケットスイッチ
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21936488A JP2596087B2 (ja) | 1988-08-31 | 1988-08-31 | パケットスイッチ方法 |
| DE68924191T DE68924191T2 (de) | 1988-04-21 | 1989-04-20 | Für integrierte Schaltungsausführung geeignete Paketvermittlung. |
| EP89107134A EP0338558B1 (en) | 1988-04-21 | 1989-04-20 | Packet switch suitable for integrated circuit implementation |
| CA000597483A CA1334304C (en) | 1988-04-21 | 1989-04-21 | Packet switch suitable for integrated circuit implementation |
| US07/771,865 US5233603A (en) | 1988-04-21 | 1991-10-08 | Packet switch suitable for integrated circuit implementation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21936488A JP2596087B2 (ja) | 1988-08-31 | 1988-08-31 | パケットスイッチ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267045A true JPH0267045A (ja) | 1990-03-07 |
| JP2596087B2 JP2596087B2 (ja) | 1997-04-02 |
Family
ID=16734270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21936488A Expired - Lifetime JP2596087B2 (ja) | 1988-04-21 | 1988-08-31 | パケットスイッチ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596087B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03241945A (ja) * | 1990-02-19 | 1991-10-29 | Nec Corp | クロスコネクト装置 |
| JPH0653996A (ja) * | 1992-05-06 | 1994-02-25 | American Teleph & Telegr Co <Att> | パケットスイッチ |
| JPH0662056A (ja) * | 1992-08-05 | 1994-03-04 | Nec Corp | パケットスイッチ |
| JPH0670350A (ja) * | 1992-08-19 | 1994-03-11 | Nec Corp | スイッチング・システム |
| JPH07321841A (ja) * | 1991-11-27 | 1995-12-08 | Internatl Business Mach Corp <Ibm> | 並列ネットワークを介してデータを送受信するための変換アダプタ装置及びコンピュータ・システム |
| US5983386A (en) * | 1990-08-17 | 1999-11-09 | Hitachi, Ltd. | ATM switch and control method thereof |
| US6507584B1 (en) | 1997-11-20 | 2003-01-14 | Hitachi, Ltd. | ATM switch |
| US7046673B2 (en) | 1995-01-31 | 2006-05-16 | Marconi Intellectual Property (Ringfence), Inc. | Method and apparatus for manipulating an ATM cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233858A (ja) * | 1988-03-15 | 1989-09-19 | Fujitsu Ltd | ディジタル交換機 |
-
1988
- 1988-08-31 JP JP21936488A patent/JP2596087B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233858A (ja) * | 1988-03-15 | 1989-09-19 | Fujitsu Ltd | ディジタル交換機 |
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| US6067654A (en) * | 1990-08-17 | 2000-05-23 | Hitachi, Ltd. | ATM switch and control method thereof |
| JPH07321841A (ja) * | 1991-11-27 | 1995-12-08 | Internatl Business Mach Corp <Ibm> | 並列ネットワークを介してデータを送受信するための変換アダプタ装置及びコンピュータ・システム |
| JPH0653996A (ja) * | 1992-05-06 | 1994-02-25 | American Teleph & Telegr Co <Att> | パケットスイッチ |
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| JPH0670350A (ja) * | 1992-08-19 | 1994-03-11 | Nec Corp | スイッチング・システム |
| US7046673B2 (en) | 1995-01-31 | 2006-05-16 | Marconi Intellectual Property (Ringfence), Inc. | Method and apparatus for manipulating an ATM cell |
| US6507584B1 (en) | 1997-11-20 | 2003-01-14 | Hitachi, Ltd. | ATM switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2596087B2 (ja) | 1997-04-02 |
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|---|---|---|---|
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