JPH026774A - ＬＳｉ試験方法 - Google Patents
ＬＳｉ試験方法Info
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- JPH026774A JPH026774A JP63156581A JP15658188A JPH026774A JP H026774 A JPH026774 A JP H026774A JP 63156581 A JP63156581 A JP 63156581A JP 15658188 A JP15658188 A JP 15658188A JP H026774 A JPH026774 A JP H026774A
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- circuit
- circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
多段構成で各種の機能をもつ論理回路を高集積化した大
規模集積回路ＬＳｉに設けられる試験のための試験用端
子に関し、 ＬＳｉの集積化が進み集積される多段構成の論理回路の
段数が多くなり、論理回路に必要な機能が複雑になって
テストモートが多様化してもＴ、Ｓｉに設ける試験用端
子が一定数で済ませられるようにすることを目的とし、 機能別に一定数の回路に分断して各分断個所に試験時に
前段回路の入力クロックＣＫをそのまま後段回路のクロ
ック端子に入力するテスト回路を一定数ｍだけ設けたＬ
Ｓｉの試験回路において、該試験回路のテスト用データ
Ｔ ＤＡＴＡの入力を、テスＩ・用クロックＴＣＩ、Ｋ
によりテスト回路の挿入回路数用に等しい段数「ｎだけ
シフトして並列に出力するシフトレジスタと、シフトレ
ジスタの一定数ｍの並列出力を、試験時に入力するテス
トイネーブル信号ＴＥによりゲート処理し選択して出力
させるゲートとからなる試験信号発生部を設け、該試験
信号発生部のゲートにおいて選択された出力をテスト回
路へ供給して試験するように構成する。
規模集積回路ＬＳｉに設けられる試験のための試験用端
子に関し、 ＬＳｉの集積化が進み集積される多段構成の論理回路の
段数が多くなり、論理回路に必要な機能が複雑になって
テストモートが多様化してもＴ、Ｓｉに設ける試験用端
子が一定数で済ませられるようにすることを目的とし、 機能別に一定数の回路に分断して各分断個所に試験時に
前段回路の入力クロックＣＫをそのまま後段回路のクロ
ック端子に入力するテスト回路を一定数ｍだけ設けたＬ
Ｓｉの試験回路において、該試験回路のテスト用データ
Ｔ ＤＡＴＡの入力を、テスＩ・用クロックＴＣＩ、Ｋ
によりテスト回路の挿入回路数用に等しい段数「ｎだけ
シフトして並列に出力するシフトレジスタと、シフトレ
ジスタの一定数ｍの並列出力を、試験時に入力するテス
トイネーブル信号ＴＥによりゲート処理し選択して出力
させるゲートとからなる試験信号発生部を設け、該試験
信号発生部のゲートにおいて選択された出力をテスト回
路へ供給して試験するように構成する。
本発明は多段構成で各種の機能をもつ論理回路を高集積
化した大規模集積回路ＬＳｉの試験に関し、特に該ＬＳ
ｉ回路に設けられる試験のための試験用端子に関する。
化した大規模集積回路ＬＳｉの試験に関し、特に該ＬＳ
ｉ回路に設けられる試験のための試験用端子に関する。
多段構成で各種の機能をもつ論理の深い回路は、例えば
多段カウンタの如く、入力端子に入力されたクロックが
出力端子に出力される出力信号を変化させる迄に多数の
入力クロック（あるいはクロックを基準にしたパターン
）を必要とするので、その論理の深い回路を高集積化し
たＬＳｉのテストをするＬＳｉ試験方式のためのテスト
パターン数が膨大となりテストの効率が悪いばかりてな
く、ミスが入りやすくなる。したがってＬＳｉの試験方
式は、試験に必要とする入力クロックあるいはパターン
の数を減らずため、第４図へに示す如く、２ｒ１段構成
のカウンタ回路を幾つか（図では２つ）に分断してその
中間に、前段の第１カウンタＣＮＴ１１のクロック端子
ＣＫに人力したクロックＣＫを、試験時に後段の第２カ
ウンタＣＮＴ １２のクロック端子ＣＫにそのまま受は
渡すためのテスト回路２１を設け、該テスト回路２１を
駆動する試験信号Ｔｅｓ Ｌを入力する試験端子をＬＳ
ｉに設ける。
多段カウンタの如く、入力端子に入力されたクロックが
出力端子に出力される出力信号を変化させる迄に多数の
入力クロック（あるいはクロックを基準にしたパターン
）を必要とするので、その論理の深い回路を高集積化し
たＬＳｉのテストをするＬＳｉ試験方式のためのテスト
パターン数が膨大となりテストの効率が悪いばかりてな
く、ミスが入りやすくなる。したがってＬＳｉの試験方
式は、試験に必要とする入力クロックあるいはパターン
の数を減らずため、第４図へに示す如く、２ｒ１段構成
のカウンタ回路を幾つか（図では２つ）に分断してその
中間に、前段の第１カウンタＣＮＴ１１のクロック端子
ＣＫに人力したクロックＣＫを、試験時に後段の第２カ
ウンタＣＮＴ １２のクロック端子ＣＫにそのまま受は
渡すためのテスト回路２１を設け、該テスト回路２１を
駆動する試験信号Ｔｅｓ Ｌを入力する試験端子をＬＳ
ｉに設ける。
カウンタのナス１−回路２１はアントゲ−１・２１１．
アンＩ・ゲート２１２．ノアゲート２１３．インバータ
２１４から構成され、試験時に、ナス１−回路２１のア
ンドゲート２１１ とノアゲート２１３が、試験用端子
Ｔｅ５ｔを符号“１．″（テスｉ・イネーブル）とし、
そのインバータ２１４で反転した符号“１１“′の信号
により、第１カウンクＣＮＴ １１のクロック端子ＣＫ
に入力したクロックＣＫを直接に第２カウンタＣＮＴ
１２のクロック端子ＣＫに入力する。そして、非試験の
常時は、テスト回路２１のアンドゲート２１２とノアゲ
ート２１３が、試験用端子Ｔｅｓ ｔの符号“■”の通
常モードにより、第１カウンタＣＮＴ １１の最終段出
力口ゎを第２カウンタＣＮＴ １２のクロック端子ＣＫ
に受は渡し、所要の２ｎ段のカウンタとしての機能を発
揮する。
アンＩ・ゲート２１２．ノアゲート２１３．インバータ
２１４から構成され、試験時に、ナス１−回路２１のア
ンドゲート２１１ とノアゲート２１３が、試験用端子
Ｔｅ５ｔを符号“１．″（テスｉ・イネーブル）とし、
そのインバータ２１４で反転した符号“１１“′の信号
により、第１カウンクＣＮＴ １１のクロック端子ＣＫ
に入力したクロックＣＫを直接に第２カウンタＣＮＴ
１２のクロック端子ＣＫに入力する。そして、非試験の
常時は、テスト回路２１のアンドゲート２１２とノアゲ
ート２１３が、試験用端子Ｔｅｓ ｔの符号“■”の通
常モードにより、第１カウンタＣＮＴ １１の最終段出
力口ゎを第２カウンタＣＮＴ １２のクロック端子ＣＫ
に受は渡し、所要の２ｎ段のカウンタとしての機能を発
揮する。
そしてＬＳｉ回路に集積される多段構成の論理回路のカ
ウンタ１１，１２の論理段数２０が更に多くなり、且つ
論理回路に必要な機能が単純なカウンタでなく、１カウ
ンタ出力で別カウンタを制御する論理回路など複雑にな
れば、テストモードが多様化するので、それに応じて第
４図Ｂに示す如く、多段で多種類の機能をもつ論理回路
を分断する段数Ｍを増やし、分断個所に挿入するテスト
回路２１〜２ｍの挿入回路数ｍに応じて試験用端子数ｍ
を増加して対応している。
ウンタ１１，１２の論理段数２０が更に多くなり、且つ
論理回路に必要な機能が単純なカウンタでなく、１カウ
ンタ出力で別カウンタを制御する論理回路など複雑にな
れば、テストモードが多様化するので、それに応じて第
４図Ｂに示す如く、多段で多種類の機能をもつ論理回路
を分断する段数Ｍを増やし、分断個所に挿入するテスト
回路２１〜２ｍの挿入回路数ｍに応じて試験用端子数ｍ
を増加して対応している。
従来技術では、上述の如く、ＬＳｉ回路に集積される多
段構成の論理回路の論理段数が多くなり、論理回路に必
要な機能が複雑になってテストモードが多様化すること
に対して、論理回路を分断して前段回路の入力クロック
を後段回路へ入力するテスト回路２の挿入回路数【ｎに
応して試験用端子数ｍを増加し対応しているが、一定限
の端子数しか設けられないＬＳｉ回路に常時は使用しな
い試験用端子を増加することは□、本来の機能回路の端
子数を制限することになるという問題があり、コストア
、ツブになるという問題がある。
段構成の論理回路の論理段数が多くなり、論理回路に必
要な機能が複雑になってテストモードが多様化すること
に対して、論理回路を分断して前段回路の入力クロック
を後段回路へ入力するテスト回路２の挿入回路数【ｎに
応して試験用端子数ｍを増加し対応しているが、一定限
の端子数しか設けられないＬＳｉ回路に常時は使用しな
い試験用端子を増加することは□、本来の機能回路の端
子数を制限することになるという問題があり、コストア
、ツブになるという問題がある。
本発明はＬＳｉ回路に集積される多段構成の論理回路の
論理段数が多くなり、論理回路に必要な機能が複雑にな
ってテストモードが多様化しても、ＬＳｉに設ける試験
用端子数が一定数で済ませられるようにすることを課題
とする。
論理段数が多くなり、論理回路に必要な機能が複雑にな
ってテストモードが多様化しても、ＬＳｉに設ける試験
用端子数が一定数で済ませられるようにすることを課題
とする。
この課題は、第１図に示す如く、ＬＳｉの機能別のテス
）・用データＴ ＤＡＴＡの入力を、テスト用クロック
Ｔ ＣＬＫにより、上述の論理回路を分断して前段回路
１１の入力クロックＣＫをそのまま後段回路１２に入力
するテスト回路２の回路数ｍに等しい段数ｍだけシフト
するシフトレジスタ３１と、２亥シフトレジスタ３１の
並列数ｍの各出力と試験時に入力するテストイネーブル
信号Ｔ［ｉとをゲート処理し、ｍ個の各機能別のテスト
用データＴ ＤＡＴＡを選択し出力ざ廿るゲート３２と
からなる試験信号発生部３を設けることにより、ＬＳｉ
回路が多段となり必要とする機能が複雑になりテストモ
ードが多様化したため回路を分断して挿入するテスｉ・
回路２の回路数ｍが増加しても、ＬＳｉに設ける試験用
端子としては、ナスり−用クロックＴＣＬＫ とナス１
−用データＴ ＤＡＴＡとテストイネーブル信号ＴＥを
入力する３個の入力端子だけを用意すれば足りるように
した本発明の構成によって解決される。
）・用データＴ ＤＡＴＡの入力を、テスト用クロック
Ｔ ＣＬＫにより、上述の論理回路を分断して前段回路
１１の入力クロックＣＫをそのまま後段回路１２に入力
するテスト回路２の回路数ｍに等しい段数ｍだけシフト
するシフトレジスタ３１と、２亥シフトレジスタ３１の
並列数ｍの各出力と試験時に入力するテストイネーブル
信号Ｔ［ｉとをゲート処理し、ｍ個の各機能別のテスト
用データＴ ＤＡＴＡを選択し出力ざ廿るゲート３２と
からなる試験信号発生部３を設けることにより、ＬＳｉ
回路が多段となり必要とする機能が複雑になりテストモ
ードが多様化したため回路を分断して挿入するテスｉ・
回路２の回路数ｍが増加しても、ＬＳｉに設ける試験用
端子としては、ナスり−用クロックＴＣＬＫ とナス１
−用データＴ ＤＡＴＡとテストイネーブル信号ＴＥを
入力する３個の入力端子だけを用意すれば足りるように
した本発明の構成によって解決される。
本発明のＬＳｉ試験方式の構成を示す原理図において、
■は、出力端子Ｏｕｔの出力信号を変化させるまでに入
力端子Ｉｎに入力するクロック又はパターンを多数必要
とする論理の深いＬＳｉ論理回路であって機能別に一定
数ｍ＋１の論理回路１１〜１ｍ＋、に分断され、各分断
個所に前段回路１１の入力クロ・ツクＣＫをそのまま後
段回路１２のクロック端子に入力する機能別のテスト回
路２１〜２ｍを一定数ｍだけ設けたＬＳｉ回路の実回路
である。
力端子Ｉｎに入力するクロック又はパターンを多数必要
とする論理の深いＬＳｉ論理回路であって機能別に一定
数ｍ＋１の論理回路１１〜１ｍ＋、に分断され、各分断
個所に前段回路１１の入力クロ・ツクＣＫをそのまま後
段回路１２のクロック端子に入力する機能別のテスト回
路２１〜２ｍを一定数ｍだけ設けたＬＳｉ回路の実回路
である。
３ば、ＬＳｉ回路の実回路ｌの機能別のテスト用データ
Ｔ ＤＡＴＡを入力し、テスト用クロックＴ ＣＬＫに
より、」二連のテスＩ・回路２１〜２ｍ の回路数ｍ
に等しい段数ＭだけシフトするシフＩ・レジスタ３１と
、該シフ１−レジスタ３１の出力の並列数ｍの各出力と
テストイネーブル信号ＴＥとを入力してゲート処理し、
ｍ個の機能別のテスト用データＴ ＤＡＴＡを選択して
出力させるゲート３２とからなる試験信号発生部である
。
Ｔ ＤＡＴＡを入力し、テスト用クロックＴ ＣＬＫに
より、」二連のテスＩ・回路２１〜２ｍ の回路数ｍ
に等しい段数ＭだけシフトするシフＩ・レジスタ３１と
、該シフ１−レジスタ３１の出力の並列数ｍの各出力と
テストイネーブル信号ＴＥとを入力してゲート処理し、
ｍ個の機能別のテスト用データＴ ＤＡＴＡを選択して
出力させるゲート３２とからなる試験信号発生部である
。
そして、試験信号発生部３のゲート３２の出力の並列数
ｍの試験信号出力ＴＯ〜Ｔｍ−，を前記ＬＳｉ回路の実
回路１の機能別のテスト回路２１〜２ｍへ供給するよう
に構成する。
ｍの試験信号出力ＴＯ〜Ｔｍ−，を前記ＬＳｉ回路の実
回路１の機能別のテスト回路２１〜２ｍへ供給するよう
に構成する。
１．３ｉ回路の実回路１は、出力端子Ｏｕｔの出力信号
を変化させるまでに入力端子Ｉｎに入力するクロック又
はパターンを多数必要とする論理の深いＬＳｉ論理回路
であって、要求される機能別に一定数ｍ＋１の論理回路
１１〜１ｍ＋１に分断され、各分断個所に前段回路１１
の入力クロックＣＫをそのまま、後段回路１２のクロッ
ク端子に入力するテスト回路２１〜２ｍを一定数ｍだけ
内蔵する。
を変化させるまでに入力端子Ｉｎに入力するクロック又
はパターンを多数必要とする論理の深いＬＳｉ論理回路
であって、要求される機能別に一定数ｍ＋１の論理回路
１１〜１ｍ＋１に分断され、各分断個所に前段回路１１
の入力クロックＣＫをそのまま、後段回路１２のクロッ
ク端子に入力するテスト回路２１〜２ｍを一定数ｍだけ
内蔵する。
本発明のＬＳｉ試験方式の試験信号発生部３のシフト段
数ｍのシフトレジスタ３１は、テスト用データＴ ＤＡ
ＴＡを入力し、同時に入力するテスト用クロックＴ Ｃ
ＬＫにより、ＬＳｉ回路の実回路１が内蔵するテスト回
路２１〜２ｍの回路数ｍに等しい段数ｍだけシフトして
ｍ個の並列のシフト出力０〜ｍ１を出力してｍ個の素ゲ
ートから成るゲート３２へ出力する。
数ｍのシフトレジスタ３１は、テスト用データＴ ＤＡ
ＴＡを入力し、同時に入力するテスト用クロックＴ Ｃ
ＬＫにより、ＬＳｉ回路の実回路１が内蔵するテスト回
路２１〜２ｍの回路数ｍに等しい段数ｍだけシフトして
ｍ個の並列のシフト出力０〜ｍ１を出力してｍ個の素ゲ
ートから成るゲート３２へ出力する。
ゲート３２は、シフトレジスタ３１からの並列数ｍのシ
フト出力０〜ｍ−１を、試験時に入力するテストイネー
ブル信号ＴＥによりゲート処理し指定のシフト出力を選
択して、ＬＳｉ回路の実回路１の機能別のテスト回路２
１〜２ｍへ供給する。
フト出力０〜ｍ−１を、試験時に入力するテストイネー
ブル信号ＴＥによりゲート処理し指定のシフト出力を選
択して、ＬＳｉ回路の実回路１の機能別のテスト回路２
１〜２ｍへ供給する。
そして、ＬＳｉ回路の実回路１のテスト回路２１〜２ｍ
は、テストイネーブル信号ＴＥが入力する試験■、、ｊ
７に、実回路１の各分断個所の前段回路１１の入力クロ
ックＣＫをそのまま後段回路１２のクロック端子に人力
して、前段回路１１と後段回路１２の試験を同し入力ク
ロックＣＫにより同時に行う。
は、テストイネーブル信号ＴＥが入力する試験■、、ｊ
７に、実回路１の各分断個所の前段回路１１の入力クロ
ックＣＫをそのまま後段回路１２のクロック端子に人力
して、前段回路１１と後段回路１２の試験を同し入力ク
ロックＣＫにより同時に行う。
そして試験信号発生部３のンフトレジスタ３１は、入力
するテスト用データＴ ＤＡＴＡを、テスト用クロック
Ｔ ＣＬＫにより、ＬＳｉ回路の実回路１が内蔵するテ
スト回路２１〜２ｍの回路数ｍに等しい段数ｍだけシフ
トして、並列数部のシフト出力０＝ｍ−１をゲート３２
へ出力し、そのゲート３２は、シフトレジスタ３１から
の並列数ｍの出力をテストイネーブル信号ＴＥによりゲ
ート処理して、その処理結果をｍ個の機能別のテスト回
路２１〜２ｍへ並列に試験信号として供給するので、Ｌ
Ｓｉ回路の実回路１の機能が多様化してテスト回路２１
〜２ｍの回路数ｍが増加しても、試験用としてＬＳｉ回
路へ入力する試験用信号の数、すなわちＬＳｉ回路に設
置３るべき試験用端子の数は、テスト用クロックＴ Ｃ
ＬＫとテスト用データＴ ＤＡＴＡとテストイネーブル
信号Ｔｌｉを入力する３個１組の試験用端子だけを用意
すれば足りるので問題は解決される。
するテスト用データＴ ＤＡＴＡを、テスト用クロック
Ｔ ＣＬＫにより、ＬＳｉ回路の実回路１が内蔵するテ
スト回路２１〜２ｍの回路数ｍに等しい段数ｍだけシフ
トして、並列数部のシフト出力０＝ｍ−１をゲート３２
へ出力し、そのゲート３２は、シフトレジスタ３１から
の並列数ｍの出力をテストイネーブル信号ＴＥによりゲ
ート処理して、その処理結果をｍ個の機能別のテスト回
路２１〜２ｍへ並列に試験信号として供給するので、Ｌ
Ｓｉ回路の実回路１の機能が多様化してテスト回路２１
〜２ｍの回路数ｍが増加しても、試験用としてＬＳｉ回
路へ入力する試験用信号の数、すなわちＬＳｉ回路に設
置３るべき試験用端子の数は、テスト用クロックＴ Ｃ
ＬＫとテスト用データＴ ＤＡＴＡとテストイネーブル
信号Ｔｌｉを入力する３個１組の試験用端子だけを用意
すれば足りるので問題は解決される。
第２図は本発明のＬＳｉ試験方式の構成を示すブロック
図であり、第３図はその動作を説明するだめのタイムチ
ャートである。
図であり、第３図はその動作を説明するだめのタイムチ
ャートである。
第２図において、ＬＳｉ回路の実回路１は、出力端子Ｏ
ｕｔの出力信号を変化させるまでに入力端子Ｉｎに入力
するクロックＣＫを多数必要とする論理の深い多段カウ
ンタのＬＳ＋回路であって、要求機能別に一定数ｍ＋１
のカウンタ１１〜１ｍ（１に分断され、各分断個所に前
段カウンタ１１の入力クロックＣＫをそのまま、後段カ
ウンタ１２のクロック端子（Ｊに入力するテスト回路２
１〜２ｍを一定数ｍだけ内蔵する。
ｕｔの出力信号を変化させるまでに入力端子Ｉｎに入力
するクロックＣＫを多数必要とする論理の深い多段カウ
ンタのＬＳ＋回路であって、要求機能別に一定数ｍ＋１
のカウンタ１１〜１ｍ（１に分断され、各分断個所に前
段カウンタ１１の入力クロックＣＫをそのまま、後段カ
ウンタ１２のクロック端子（Ｊに入力するテスト回路２
１〜２ｍを一定数ｍだけ内蔵する。
試験信号発生部３のシフトレジスタ３１は、ｍ個の縦続
されたＤフリップフロップＦＦ ｌ 〜ＦＦ ｍで構成
され、入力するテスト用データＴ ＤＡＴＡを、テスト
用クロックＴ ＣＬＫにより、ＬＳｉ回路の実回路１が
内蔵するテスト回路２１〜２ｍの段数ｍに等しい段数ｍ
だ＋３順次シフｌ−して、ｍ個のＤフリップフロップＦ
Ｆ ｌ〜ＦＦｍの各０出力端から並列数ｍのシフＩ・出
力ｏｘｌｉ−，をゲート３２へ出力する。
されたＤフリップフロップＦＦ ｌ 〜ＦＦ ｍで構成
され、入力するテスト用データＴ ＤＡＴＡを、テスト
用クロックＴ ＣＬＫにより、ＬＳｉ回路の実回路１が
内蔵するテスト回路２１〜２ｍの段数ｍに等しい段数ｍ
だ＋３順次シフｌ−して、ｍ個のＤフリップフロップＦ
Ｆ ｌ〜ＦＦｍの各０出力端から並列数ｍのシフＩ・出
力ｏｘｌｉ−，をゲート３２へ出力する。
ゲート３２ばｍイ固のＮＡＮＤゲーｌ□ＮＡＮｒｌｏ
・−ＮＡＮｒ）ｍから構成され、そのＮ Ａ Ｎ Ｄケ
−１・ＮＡＮＤｏ −ＮＡＮＤｍの夫々の一方の入力端
にシフトレジスタ３１の出力の並列数ｍの各ンフト出力
を、他方の入力端にテストイネーブル信号ＴＥの極性反
転した信号とを人力し、ナス１−イネーブル信号ＴＦ、
の極性反転し７た信冒“Ｌ″を入力する試験時に、ソフ
トレジスク３１の出力の各シフト出力をテストイネーブ
ル信号ＴＥによりＮＡＮＤ処理し、ｍ個の出力Ｔ。−Ｔ
ｍ−、を選択して試験信号出力として、ＬＳｉ回路の実
回路１の機能別のテスト回路２１〜２＋１１へ供給する
。
・−ＮＡＮｒ）ｍから構成され、そのＮ Ａ Ｎ Ｄケ
−１・ＮＡＮＤｏ −ＮＡＮＤｍの夫々の一方の入力端
にシフトレジスタ３１の出力の並列数ｍの各ンフト出力
を、他方の入力端にテストイネーブル信号ＴＥの極性反
転した信号とを人力し、ナス１−イネーブル信号ＴＦ、
の極性反転し７た信冒“Ｌ″を入力する試験時に、ソフ
トレジスク３１の出力の各シフト出力をテストイネーブ
ル信号ＴＥによりＮＡＮＤ処理し、ｍ個の出力Ｔ。−Ｔ
ｍ−、を選択して試験信号出力として、ＬＳｉ回路の実
回路１の機能別のテスト回路２１〜２＋１１へ供給する
。
第３図のタイムチャー１・において、■Ｔ ＣＬＫは、
試験信号発生部３のシフＩ・レジスタ３１のｍ個のＤフ
リップフロップＦＦ ］ 〜ＦＦ ｍ のクロック入
力端ＣＫに共通に入力されるテスト用りｒ１ツクＴ Ｃ
ＬＫであって、■Ｔ ＤＡＴＡは、■Ｔ ＣＬＫのクロ
ックの立上りにより入力され、最終的に実回路１のｍ個
の機能別のテスｉ・回路２１〜２ｍへ供給されるテスト
用データＴ ＤＡＴＡである。そして、■テスト用デー
タＴ ＤＡＴＡは、シフトレジスタ３１のｍ個のＤフロ
ップ。
試験信号発生部３のシフＩ・レジスタ３１のｍ個のＤフ
リップフロップＦＦ ］ 〜ＦＦ ｍ のクロック入
力端ＣＫに共通に入力されるテスト用りｒ１ツクＴ Ｃ
ＬＫであって、■Ｔ ＤＡＴＡは、■Ｔ ＣＬＫのクロ
ックの立上りにより入力され、最終的に実回路１のｍ個
の機能別のテスｉ・回路２１〜２ｍへ供給されるテスト
用データＴ ＤＡＴＡである。そして、■テスト用デー
タＴ ＤＡＴＡは、シフトレジスタ３１のｍ個のＤフロ
ップ。
フロップＦＦ １〜ＦＦ ｍの初段ＦＦ １のＤ入力端
へ先ず入力され、その０出力端から■−０のシフト出力
０として、ゲート３２の初段ＮＡＮＤｏへ出力されると
同時に、次段ＦＦ ２のＤ入力端へ入力される。そして
、次段ＦＦ ２のロ出力端からゲート３２の第２段ＮＡ
ＮＤＩへ■−１のシフト出力１として出力されると同時
に、次の第３段ＦＦ３のＤ入力端へ入力される。
へ先ず入力され、その０出力端から■−０のシフト出力
０として、ゲート３２の初段ＮＡＮＤｏへ出力されると
同時に、次段ＦＦ ２のＤ入力端へ入力される。そして
、次段ＦＦ ２のロ出力端からゲート３２の第２段ＮＡ
ＮＤＩへ■−１のシフト出力１として出力されると同時
に、次の第３段ＦＦ３のＤ入力端へ入力される。
以下同様にして、シフトレジスタ３１のｍ個のＤフリッ
プフロップＦＦ １〜ＦＦ ｍから個別に、並列数ｍの
■−０〜■−ｍ−１のシフト出力０〜ｍ−１をゲート３
２のｍ個のナントゲートＮＡＮＤ ｏ〜ＮＯＲｍ−＋
の一方の入力端へ出力される。
プフロップＦＦ １〜ＦＦ ｍから個別に、並列数ｍの
■−０〜■−ｍ−１のシフト出力０〜ｍ−１をゲート３
２のｍ個のナントゲートＮＡＮＤ ｏ〜ＮＯＲｍ−＋
の一方の入力端へ出力される。
そして■ＴＥ、”Ｌ”は、インバータＩＮＶで極性反転
されゲート３２のｍ個のナンドゲ−１−ＮＡＮＤ ｏ−
ＮＡＮＤｉｎ−・、の他方の入力端に入力され、実回路
１の多段カウンタのテスト回路２１〜２ｍのうち、試験
する論理回路の中間のテスト回路へ供給する試験信号発
生部３のゲート３２のナントゲートＮＡＮＤの出力の符
号を“′Ｌ”とする。
されゲート３２のｍ個のナンドゲ−１−ＮＡＮＤ ｏ−
ＮＡＮＤｉｎ−・、の他方の入力端に入力され、実回路
１の多段カウンタのテスト回路２１〜２ｍのうち、試験
する論理回路の中間のテスト回路へ供給する試験信号発
生部３のゲート３２のナントゲートＮＡＮＤの出力の符
号を“′Ｌ”とする。
ＮＡＮＤ ］ の出力Ｔ１の符号” Ｌ ”は、実回路
１の第２テスト回路２２のインバータ２２４にて符号“
’Ｉ＋”に符号反転してアンドゲート２２１へ入力され
、アンドゲート２２１ とノアゲート２２３により、前
段の論理回路１２のカウンタのクロック入力端ＣＫに入
力するクロックをそのまま、次段の論理回路１ｍのカウ
ンタのクロック入力端ＣＫに入力して、前段の論理回路
１２のカウンタのクロック入力端ＣＫに人力するクロッ
クにより次段の論理回路１ｍのカウンタの動作を試験す
る。
１の第２テスト回路２２のインバータ２２４にて符号“
’Ｉ＋”に符号反転してアンドゲート２２１へ入力され
、アンドゲート２２１ とノアゲート２２３により、前
段の論理回路１２のカウンタのクロック入力端ＣＫに入
力するクロックをそのまま、次段の論理回路１ｍのカウ
ンタのクロック入力端ＣＫに入力して、前段の論理回路
１２のカウンタのクロック入力端ＣＫに人力するクロッ
クにより次段の論理回路１ｍのカウンタの動作を試験す
る。
以上の如く、第２図の実施例は、ＬＳｉ回路の実回路１
のテスＩ・回路２１〜２ｍが、試験時にテストイネーブ
ル信号ＴＥの符号”Ｌ”により試験信号発生部３におい
て発生した試験信号出力Ｔｏ”Ｔｍ−＋を選択して入力
し、実回路１の各分断個所の前段回路１１の入力クロッ
クＣＫをそのまま後段回路１２のクロツク端子に人力さ
せ、前段回路１１と後段回路１２の試験を同し入力クロ
ック（Ｊにより同時に行う。
のテスＩ・回路２１〜２ｍが、試験時にテストイネーブ
ル信号ＴＥの符号”Ｌ”により試験信号発生部３におい
て発生した試験信号出力Ｔｏ”Ｔｍ−＋を選択して入力
し、実回路１の各分断個所の前段回路１１の入力クロッ
クＣＫをそのまま後段回路１２のクロツク端子に人力さ
せ、前段回路１１と後段回路１２の試験を同し入力クロ
ック（Ｊにより同時に行う。
そして試験信号発生部３のシフトレジスタ３１は、入力
するテスト用データＴ ＤＡＴＡを、テスト用りｒ、１
ツクＴ ＣＬＫにより、ＬＳｉ回路の実回路１が内蔵す
るテスＩ・回路２１〜２ｍの段数ｍに等しいｍ個の並列
のシフト出力としてゲート３２へ出力し、そのゲート３
２がシフトレジスタ３１の並列数ｍのシフト出力をテス
トイネーブル信号ＴＥにより選択して、Ｌ。
するテスト用データＴ ＤＡＴＡを、テスト用りｒ、１
ツクＴ ＣＬＫにより、ＬＳｉ回路の実回路１が内蔵す
るテスＩ・回路２１〜２ｍの段数ｍに等しいｍ個の並列
のシフト出力としてゲート３２へ出力し、そのゲート３
２がシフトレジスタ３１の並列数ｍのシフト出力をテス
トイネーブル信号ＴＥにより選択して、Ｌ。
Ｓｉ回路の実回路１の機能別のテスト回路２１〜２ｍへ
供給するので、ＬＳｉ回路の実回路１の機能が多様化し
てテスト回路２１〜２ｍの回路数ｍが増加しても、試験
用としてＬＳｉ回路へ入力する試験用信号の数、すなわ
ちＬＳｉ回路に設＆）るべき試験用端子の数は、テスト
用クロックＴ ＣＬＫとナス１〜用データＴ ＤＡＴＡ
とテストイネーブル信号ＴＥを入力する３個の試験用端
子だけを用意すれば足りるので問題は無い。
供給するので、ＬＳｉ回路の実回路１の機能が多様化し
てテスト回路２１〜２ｍの回路数ｍが増加しても、試験
用としてＬＳｉ回路へ入力する試験用信号の数、すなわ
ちＬＳｉ回路に設＆）るべき試験用端子の数は、テスト
用クロックＴ ＣＬＫとナス１〜用データＴ ＤＡＴＡ
とテストイネーブル信号ＴＥを入力する３個の試験用端
子だけを用意すれば足りるので問題は無い。
以上説明した如く、本発明によれば、試験用としてＬＳ
ｉ回路に設けるべき試験用端子の数は、テスト用クロッ
クＴ ＣＬＫとテスト用データＴ ＤＡＴＡとテストイ
ネーブル信号ＴＥを入力する３個の試験用端子だけを用
意すれば足りるので、ＬＳｉ回路の実回路の機能が多様
化してテスト回路の回路数Ｍが増加しても、ＬＳｉ回路
の内部の配線を単に増やすだけで済み、外部と接続する
試験用端子の数はそのままで良いので、ＬＳｉ回路の高
集積化に伴うコストアップを避げる効果が得られる。
ｉ回路に設けるべき試験用端子の数は、テスト用クロッ
クＴ ＣＬＫとテスト用データＴ ＤＡＴＡとテストイ
ネーブル信号ＴＥを入力する３個の試験用端子だけを用
意すれば足りるので、ＬＳｉ回路の実回路の機能が多様
化してテスト回路の回路数Ｍが増加しても、ＬＳｉ回路
の内部の配線を単に増やすだけで済み、外部と接続する
試験用端子の数はそのままで良いので、ＬＳｉ回路の高
集積化に伴うコストアップを避げる効果が得られる。
第１図は本発明のＬＳｉ試験方式の構成を示す原理図、
第２図は本発明の実施例のＬＳｉ試験方式の構成を示す
ブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャー１・、 第４図Ｌｊ従来のＬＳｉ試験方式のブロック図である。 図において、 ■は実回路、３は試験信号発生部、 １１〜１ｍ＋１は論理回路、 ２１〜２ｍはテスト回路、 ３１ はシフトレジスタ、３２ばゲートである。 ４１ ｑ −ノ ＼ノ ＼Ｊ ＼ト
ブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャー１・、 第４図Ｌｊ従来のＬＳｉ試験方式のブロック図である。 図において、 ■は実回路、３は試験信号発生部、 １１〜１ｍ＋１は論理回路、 ２１〜２ｍはテスト回路、 ３１ はシフトレジスタ、３２ばゲートである。 ４１ ｑ −ノ ＼ノ ＼Ｊ ＼ト
Claims (1)
- 【特許請求の範囲】 機能別に一定数の論理回路（１１〜１ｍ＿＋＿１）に分
断して各分断個所に試験時に前段回路（１１）の入力ク
ロック（ＣＫ）をそのまま後段回路（１２）のクロック
端子に入力するテスト回路（２１〜２ｍ）を一定数ｍだ
け設けて試験するＬＳｉの試験回路において、該ＬＳｉ
の試験回路の機能別のテスト用データ（ＴＤＡＴＡ）の
入力を、テスト用クロック（ＴＣＬＫ）により前記テス
ト回路（２１〜２ｍ）の挿入回路数ｍに等しい段数ｍだ
けシフトして並列に出力するシフトレジスタ（３１）と
、 該シフトレジスタの一定数ｍの並列のシフト出力を、試
験時に入力するテストイネーブル信号（ＴＥ）によりゲ
ート処理し選択して出力させるゲート（３２）とからな
る試験信号発生部（３）を設け、該試験信号発生部（３
）のゲート（３２）において選択された出力信号（Ｔｏ
〜Ｔｍ＿−＿１）を前記テスト回路（２１〜２ｍ）へ供
給して試験するＬＳｉ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156581A JPH026774A (ja) | 1988-06-24 | 1988-06-24 | ＬＳｉ試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156581A JPH026774A (ja) | 1988-06-24 | 1988-06-24 | ＬＳｉ試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH026774A true JPH026774A (ja) | 1990-01-10 |
Family
ID=15630891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156581A Pending JPH026774A (ja) | 1988-06-24 | 1988-06-24 | ＬＳｉ試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH026774A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0777557A (ja) * | 1993-06-21 | 1995-03-20 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-06-24 JP JP63156581A patent/JPH026774A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0777557A (ja) * | 1993-06-21 | 1995-03-20 | Nec Corp | 半導体集積回路装置 |
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