JPH0267757A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0267757A JPH0267757A JP63219974A JP21997488A JPH0267757A JP H0267757 A JPH0267757 A JP H0267757A JP 63219974 A JP63219974 A JP 63219974A JP 21997488 A JP21997488 A JP 21997488A JP H0267757 A JPH0267757 A JP H0267757A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
液晶デイスプレィなどの画素を駆動する薄膜トランジス
タの製造方法に関し、 自己整合的に形成して製造工程を簡単にすることを目的
とし、 絶縁性透明基板上にソース電極とドレイン電極を並べて
形成し、該ソース電極とドレイン電極の上に動作半導体
膜、ゲート絶縁膜、眉間絶縁膜を順次に被着し、上面に
イメージリバーサルレジストを被覆する工程、 次いで、ソース電極とドレイン電極の間のチャネル領域
の中央部を含む領域を遮蔽して基板上面から露光し、更
に熱処理して露光部を硬化させた後、基板裏面から全面
露光し、現像して前記チャネル領域の中央部のみイメー
ジリバーサルレジストを除去する工程、 次いで、該イメージリバーサルレジストをマスクとして
前記チャネル領域の中央部の眉間絶縁膜を除去してゲー
ト絶縁膜を露出させた後、該イメージリバーサルレジス
トを除去し、ゲート電極膜を被着して、前記チャネル領
域の中央部でゲート絶縁膜と接触するゲート電極を形成
する工程が含まれてなることを特徴とする。
タの製造方法に関し、 自己整合的に形成して製造工程を簡単にすることを目的
とし、 絶縁性透明基板上にソース電極とドレイン電極を並べて
形成し、該ソース電極とドレイン電極の上に動作半導体
膜、ゲート絶縁膜、眉間絶縁膜を順次に被着し、上面に
イメージリバーサルレジストを被覆する工程、 次いで、ソース電極とドレイン電極の間のチャネル領域
の中央部を含む領域を遮蔽して基板上面から露光し、更
に熱処理して露光部を硬化させた後、基板裏面から全面
露光し、現像して前記チャネル領域の中央部のみイメー
ジリバーサルレジストを除去する工程、 次いで、該イメージリバーサルレジストをマスクとして
前記チャネル領域の中央部の眉間絶縁膜を除去してゲー
ト絶縁膜を露出させた後、該イメージリバーサルレジス
トを除去し、ゲート電極膜を被着して、前記チャネル領
域の中央部でゲート絶縁膜と接触するゲート電極を形成
する工程が含まれてなることを特徴とする。
本発明は薄膜トランジスタの製造方法に係り、特に液晶
デイスプレィなどの駆動に用いる薄膜トランジスタの製
造方法に関する。
デイスプレィなどの駆動に用いる薄膜トランジスタの製
造方法に関する。
薄膜トランジスタマトリックス駆動液晶デイスプレィは
大容量で見易い階調、動画表示がおこなえるために、一
部はポケットテレビとして既に実用化され、更にＯＡ端
末などの大画面表示用として開発努力が続けられている
。
大容量で見易い階調、動画表示がおこなえるために、一
部はポケットテレビとして既に実用化され、更にＯＡ端
末などの大画面表示用として開発努力が続けられている
。
そのような駆動用の薄膜トランジスタを各画素毎に付加
したアクティブマトリックス方式は、単純マ） ＩＪソ
ックス式に比べて製造工程が複雑になってコストが高く
なる傾向がある。そのため、製造工程を簡略にし、しか
も、製造歩留を良くして低コスト化を図る必要がある。
したアクティブマトリックス方式は、単純マ） ＩＪソ
ックス式に比べて製造工程が複雑になってコストが高く
なる傾向がある。そのため、製造工程を簡略にし、しか
も、製造歩留を良くして低コスト化を図る必要がある。
第２図（ａ） 〜（Ｃ）は薄膜トランジスタ（ＴＦＴｉ
Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の構造を
示す図で、同図（ａｌはボトムゲート構造ＴＦＴの断面
図、同図（ｂ）はトップゲート構造ＴＰＴの断面図、同
図ｆｃｌはそれらの平面図である。図中の１はガラス基
板（透明絶縁性基板）、Ｇはゲート電極、２はゲート絶
縁膜３は動作半導体膜、Ｓはソース電極、Ｄはドレイン
電極、４はゲートハスラインを示している。
Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の構造を
示す図で、同図（ａｌはボトムゲート構造ＴＦＴの断面
図、同図（ｂ）はトップゲート構造ＴＰＴの断面図、同
図ｆｃｌはそれらの平面図である。図中の１はガラス基
板（透明絶縁性基板）、Ｇはゲート電極、２はゲート絶
縁膜３は動作半導体膜、Ｓはソース電極、Ｄはドレイン
電極、４はゲートハスラインを示している。
従来、ボトムゲート構造ＴＦＴが主体であったが、最近
、製造工程を簡単化するためにＴＰＴのソース・ドレイ
ン電極をガラス基板側に設け、動作半導体膜、ゲート絶
縁膜、ゲート電極を順次に積層する、所謂、トップゲー
ト構造ＴＰＴ （スタガード構造ＴＰＴ）の開発がおこ
なわれている。
、製造工程を簡単化するためにＴＰＴのソース・ドレイ
ン電極をガラス基板側に設け、動作半導体膜、ゲート絶
縁膜、ゲート電極を順次に積層する、所謂、トップゲー
ト構造ＴＰＴ （スタガード構造ＴＰＴ）の開発がおこ
なわれている。
この製造工程の簡単化とは上記のＴＰＴの形成方法に限
ぎるのではなく、その後に形成してＴＰＴに接続する液
晶画素の製造方法をも含むもので、ボトムゲート構造Ｔ
ＦＴでは、例えば、画素のＩＴｏ （Ｉｎｄｉｕｍ Ｔ
ｈ１ｎ ０ｘｉｄｅ ； ’Ｉｓ明電極電極を被着す
る前に動作半導体膜を除去する工程が必要になる等、製
造工程が増加する問題があるが、トップゲート構造ＴＰ
Ｔではその動作半導体膜の除去をゲート電極のパターン
ユング時に同時におこなえるため、液晶画素の形成方法
が比較的に簡単になる利点を含むものである。
ぎるのではなく、その後に形成してＴＰＴに接続する液
晶画素の製造方法をも含むもので、ボトムゲート構造Ｔ
ＦＴでは、例えば、画素のＩＴｏ （Ｉｎｄｉｕｍ Ｔ
ｈ１ｎ ０ｘｉｄｅ ； ’Ｉｓ明電極電極を被着す
る前に動作半導体膜を除去する工程が必要になる等、製
造工程が増加する問題があるが、トップゲート構造ＴＰ
Ｔではその動作半導体膜の除去をゲート電極のパターン
ユング時に同時におこなえるため、液晶画素の形成方法
が比較的に簡単になる利点を含むものである。
従って、トップゲート構造ＴＰＴの製造方法が検討され
ており、第３図（ａ）〜（ｇ）に従来からのＴＰＴの形
成方法の工程順図を示している。なお、同図（ａ）〜ｆ
ｄｌは工程順断面図で、同図（ｅ）〜（ｇ）はその断面
図の参考にする平面図である。
ており、第３図（ａ）〜（ｇ）に従来からのＴＰＴの形
成方法の工程順図を示している。なお、同図（ａ）〜ｆ
ｄｌは工程順断面図で、同図（ｅ）〜（ｇ）はその断面
図の参考にする平面図である。
第３図（ａｌ参照；ガラス基板１上にＩＴＯ膜／Ｔｉ（
チタン）膜／ｎ＋型ａ−５ｔ（アモルファスシリコン）
膜からなる三層膜を被着した後、フォトプロセスによっ
てパターンニングして三層膜からなるソース電極Ｓ、ド
レイン電極りを形成する。なお、第３図（ｅ）は平面図
を示し、同図のＡＡ断面が第３図（ａｌである。
チタン）膜／ｎ＋型ａ−５ｔ（アモルファスシリコン）
膜からなる三層膜を被着した後、フォトプロセスによっ
てパターンニングして三層膜からなるソース電極Ｓ、ド
レイン電極りを形成する。なお、第３図（ｅ）は平面図
を示し、同図のＡＡ断面が第３図（ａｌである。
第３図（ｂ）参照；次いで、ａ −Ｓｉ膜からなる動作
半導体膜３および５ｉ３Ｎ４（窒化シリコン）膜からな
るゲート絶縁膜２を積層する。
半導体膜３および５ｉ３Ｎ４（窒化シリコン）膜からな
るゲート絶縁膜２を積層する。
第３図（Ｃ１参照；次いで、ポジ型レジスト膜５を塗布
し、第３図（ｆｌの平面図に示すゲート電極用マスク６
を基板裏面に位置合わせして基板裏面から露光し、更に
現像した後、上面からＡＩ （アルミニウム）膜７を被
着する。なお、第３図（ｆ）に示すゲート電極用マスク
６はゲート電極およびゲートパスライン部分を窓開けし
たマスクで、ソース電極Ｓ。
し、第３図（ｆｌの平面図に示すゲート電極用マスク６
を基板裏面に位置合わせして基板裏面から露光し、更に
現像した後、上面からＡＩ （アルミニウム）膜７を被
着する。なお、第３図（ｆ）に示すゲート電極用マスク
６はゲート電極およびゲートパスライン部分を窓開けし
たマスクで、ソース電極Ｓ。
ドレイン電極りとの位置関係を第３図（ｆｌに示してい
る。即ち、ポジ型レジストは露光部分が現像で除去され
るレジスト膜であり、ソース電極Ｓ、ドレイン電極りに
よっても遮蔽されて、ポジ型レジスト膜５のパターンは
チャネル領域とゲートパスラインとを露出したパターン
である。
る。即ち、ポジ型レジストは露光部分が現像で除去され
るレジスト膜であり、ソース電極Ｓ、ドレイン電極りに
よっても遮蔽されて、ポジ型レジスト膜５のパターンは
チャネル領域とゲートパスラインとを露出したパターン
である。
第３図（ｄｌ参照：次いで、ポジ型レジスト膜５をリフ
トオフして除去すると、図示のようなＡＩ膜からなるゲ
ート電極Ｇが形成される。第３図（ｇ）は平面図を示し
、同図のＢＢ凹断面第３図（ｄｌで、第３図（ｇ）中の
４はゲートパスラインである。
トオフして除去すると、図示のようなＡＩ膜からなるゲ
ート電極Ｇが形成される。第３図（ｇ）は平面図を示し
、同図のＢＢ凹断面第３図（ｄｌで、第３図（ｇ）中の
４はゲートパスラインである。
かくして、正常に動作するＴＰＴが作成される。
古ころが、上記のような形成方法によれば、ゲート電極
Ｇとソース電極Ｓ、ドレイン電極りとの対向部分が長く
なって、それだけ画電極の重ね合わせ部分も増加し、そ
の重ね合わせ部分（第３図（ｆ）の太線部分）の増加の
ために寄生容量が増大して、且つ、短絡（ショート）シ
易い危険性が増す。
Ｇとソース電極Ｓ、ドレイン電極りとの対向部分が長く
なって、それだけ画電極の重ね合わせ部分も増加し、そ
の重ね合わせ部分（第３図（ｆ）の太線部分）の増加の
ために寄生容量が増大して、且つ、短絡（ショート）シ
易い危険性が増す。
本発明はそのような問題点を軽減させ、自己整合（セル
ファライン）的に形成して製造工程を簡単にすることを
目的とした製造方法を提案するものである。
ファライン）的に形成して製造工程を簡単にすることを
目的とした製造方法を提案するものである。
その課題は、絶縁性透明基板上のソース電極・ドレイン
電極の上に動作半導体膜、ゲート絶縁膜。
電極の上に動作半導体膜、ゲート絶縁膜。
層間絶縁膜を順次に被着し、上面にイメージリバーサル
レジストを被覆する工程、 次いで、イメージリバーサルレジストを露光、熱処理、
露光、現像の順処理によってパターンニンクシ、チャネ
ル領域の中央部のみイメージリバーサルレジストを除去
したパターンを形成する工程、次いで、該イメージリバ
ーサルレジストをマスクとしてチャネル領域の中央部の
眉間絶縁膜を除去してゲート絶縁膜を露出させた後、イ
メージリバーサルレジストを除去し、ゲート電極膜を被
着して、チャネル領域の中央部でゲート絶縁膜と接触す
るゲート電極を形成する工程が含まれてなることを特徴
とする薄膜トランジスタの製造方法によって解決される
。
レジストを被覆する工程、 次いで、イメージリバーサルレジストを露光、熱処理、
露光、現像の順処理によってパターンニンクシ、チャネ
ル領域の中央部のみイメージリバーサルレジストを除去
したパターンを形成する工程、次いで、該イメージリバ
ーサルレジストをマスクとしてチャネル領域の中央部の
眉間絶縁膜を除去してゲート絶縁膜を露出させた後、イ
メージリバーサルレジストを除去し、ゲート電極膜を被
着して、チャネル領域の中央部でゲート絶縁膜と接触す
るゲート電極を形成する工程が含まれてなることを特徴
とする薄膜トランジスタの製造方法によって解決される
。
即ち、本発明はイメージリバーサルプロセスを利用して
、ソース電極・ドレイン電極間のチャネル領域の中央部
のみゲート絶縁膜を露出させて、この部分でのみゲート
絶縁膜に接触し、他部分は層間絶縁膜を介在させたゲー
ト電極を形成する。
、ソース電極・ドレイン電極間のチャネル領域の中央部
のみゲート絶縁膜を露出させて、この部分でのみゲート
絶縁膜に接触し、他部分は層間絶縁膜を介在させたゲー
ト電極を形成する。
そうすれば、ＴＰＴの形成方法も簡単になり、ゲート電
極とソース電極・ドレイン電極との対向部分、即ち、重
ね合わせ部分が少なくなって、寄生容量が残少する。且
つ、短絡なども少なくなって、製造歩留が向上する。
極とソース電極・ドレイン電極との対向部分、即ち、重
ね合わせ部分が少なくなって、寄生容量が残少する。且
つ、短絡なども少なくなって、製造歩留が向上する。
以下、図面を参照して実施例によって詳細に説明する。
第１図ｆａ）〜（１）は本発明にかかるＴＰＴの形成方
法の工程順図を示している。同図［ａ）〜（ｆ）は工程
順断面図で、同図（ｆｆｌ〜（１）は参考用の平面図で
ある。
法の工程順図を示している。同図［ａ）〜（ｆ）は工程
順断面図で、同図（ｆｆｌ〜（１）は参考用の平面図で
ある。
順を追って説明すると、
第１図（ａ）参照；ガラス基板１上にＩＴＯ膜（膜厚３
０ｎｍ） ／Ｔｉ膜（膜厚２０ｎｍ） ／ｎ＋型ａ−５
ｉ膜（膜厚３０ｎｍ）からなる三層膜を被着した後、フ
ォトプロセスによってパターンニングして三層膜からな
るソース電極Ｓ、ドレイン電＆Ｄを形成する。更・に、
ａ−５ｉ膜（膜厚７０ｎｍ）からなる動作半導体膜３と
Ｓｉ３Ｎ４膜（膜厚３００ｎｍ）からなるゲート絶縁膜
２をプラズマ気相成長法によって積層し、次に、ポリイ
ミド（膜厚１μｍ）からなる層間絶縁膜１２をスピンコ
ードする。
０ｎｍ） ／Ｔｉ膜（膜厚２０ｎｍ） ／ｎ＋型ａ−５
ｉ膜（膜厚３０ｎｍ）からなる三層膜を被着した後、フ
ォトプロセスによってパターンニングして三層膜からな
るソース電極Ｓ、ドレイン電＆Ｄを形成する。更・に、
ａ−５ｉ膜（膜厚７０ｎｍ）からなる動作半導体膜３と
Ｓｉ３Ｎ４膜（膜厚３００ｎｍ）からなるゲート絶縁膜
２をプラズマ気相成長法によって積層し、次に、ポリイ
ミド（膜厚１μｍ）からなる層間絶縁膜１２をスピンコ
ードする。
第１図（ｂ）参照；次いで、その上にイメージリバーサ
ルレジスト１５をスピンコードした後、遮蔽マスク１６
（チャネル領域の中央部を含むソース電極・ドレイン電
極の一部を遮蔽したマスク）を上面に位置合わせし、そ
の上から露光し、次に１２０℃３０分の熱処理をおこな
う。更に、ガラス基板１の裏面から全面露光して現像す
る。この露光、熱処理、露光、現像の順処理がイメージ
リハーサルプロセスで、そうすれば、最初の露光部分は
熱処理によって不溶部分になり、未露光部分はポジ型レ
ジストの性質を残している。従って、未露光部分のうち
、二回目の露光部分は現像して除去できて、それは遮蔽
マスク１６で遮蔽されたチャネル領域の中央部になる。
ルレジスト１５をスピンコードした後、遮蔽マスク１６
（チャネル領域の中央部を含むソース電極・ドレイン電
極の一部を遮蔽したマスク）を上面に位置合わせし、そ
の上から露光し、次に１２０℃３０分の熱処理をおこな
う。更に、ガラス基板１の裏面から全面露光して現像す
る。この露光、熱処理、露光、現像の順処理がイメージ
リハーサルプロセスで、そうすれば、最初の露光部分は
熱処理によって不溶部分になり、未露光部分はポジ型レ
ジストの性質を残している。従って、未露光部分のうち
、二回目の露光部分は現像して除去できて、それは遮蔽
マスク１６で遮蔽されたチャネル領域の中央部になる。
それは遮蔽マスク１６で遮蔽された未露光部分のうち、
ソース電極・ドレイン電極の部分は未露光のまま残るか
らで、第１図（ｇ）に遮蔽マスク１６の平面図を示し、
そのマスク１６とソース電極Ｓ、ドレイン電極りとの位
置関係を図示している。
ソース電極・ドレイン電極の部分は未露光のまま残るか
らで、第１図（ｇ）に遮蔽マスク１６の平面図を示し、
そのマスク１６とソース電極Ｓ、ドレイン電極りとの位
置関係を図示している。
第１図ｆｃ）参照；そうすると、図のようなイメージリ
バーサルレジスト１５のマスクが得られ、また、第１図
（ｈｌは同図（Ｃ１に対応した平面図で、２０が窓あけ
したチャネル領域の中央部である。
バーサルレジスト１５のマスクが得られ、また、第１図
（ｈｌは同図（Ｃ１に対応した平面図で、２０が窓あけ
したチャネル領域の中央部である。
第１図＋ｄ）参照；次いで、そのイメージリバーサルレ
ジスト１５をマスクにして酸素プラズマエツチングする
と、チャネル領域の中央部２０の層間絶縁膜１２のみ選
択的に除去されてゲート絶縁膜２が露出し、次に、イメ
ージリバーサルレジストエ５を除去しておく。
ジスト１５をマスクにして酸素プラズマエツチングする
と、チャネル領域の中央部２０の層間絶縁膜１２のみ選
択的に除去されてゲート絶縁膜２が露出し、次に、イメ
ージリバーサルレジストエ５を除去しておく。
第１図ｔｅｌ参照；次いで、上面から電子ビーム蒸着法
によってＡｌ膜（膜厚１μｍ）を被着し、フォトプロセ
スによってパターン形成グしてゲート電極Ｇおよびゲー
トパスライン４を形成する。第１図（１１は同図ｔｅｌ
に対応した平面図で、第１図ｆｉｔのＸＸ断面が第１図
（ｅ）、第１図［ｆｌは第１図（１）のＹＹ断面を示し
ている。即ち、本発明にかかる形成方法によればチャネ
ル領域の中央部２０のみでゲート電極とソース電極・ド
レイン電極との対向部分（第１図（ｌｌに太線で示す）
が形成される。
によってＡｌ膜（膜厚１μｍ）を被着し、フォトプロセ
スによってパターン形成グしてゲート電極Ｇおよびゲー
トパスライン４を形成する。第１図（１１は同図ｔｅｌ
に対応した平面図で、第１図ｆｉｔのＸＸ断面が第１図
（ｅ）、第１図［ｆｌは第１図（１）のＹＹ断面を示し
ている。即ち、本発明にかかる形成方法によればチャネ
ル領域の中央部２０のみでゲート電極とソース電極・ド
レイン電極との対向部分（第１図（ｌｌに太線で示す）
が形成される。
従って、ゲート電極とソース電極・ドレイン電極との重
ね合わせ部分が少なくなって、寄生容量が減少し、且つ
、短絡なども少なくなるから歩留が向上する。
ね合わせ部分が少なくなって、寄生容量が減少し、且つ
、短絡なども少なくなるから歩留が向上する。
なお、第１図（ｅ）、第１図（ｆｌにはＡｌ膜からなる
ゲート電極Ｇおよびゲートパスライン４のパターン形成
のみ図示しているが、このゲート電極形成用マスクを用
いてこれらの図におけるソース電極・ドレイン電極最下
層のＩＴＯ膜のみ残存させ、他のすべての膜を除去する
処理をおこなうものである。
ゲート電極Ｇおよびゲートパスライン４のパターン形成
のみ図示しているが、このゲート電極形成用マスクを用
いてこれらの図におけるソース電極・ドレイン電極最下
層のＩＴＯ膜のみ残存させ、他のすべての膜を除去する
処理をおこなうものである。
以上の説明から明らかなように、本発明にかかる形成方
法はイメージリハーサルプロセスを利用した形成方法で
、ゲート電極とソース電極・ドレイン電極との対向部分
が少なくなって、寄生容量が減少し、且つ、短絡なども
減少するために製造歩留が向上する。更に、画素の形成
工程も含んだ製造方法が簡単化されて、その相乗効果に
よってアクティブマトリックス方式液晶デイスプレィの
コストダウンに大きく寄与するものである。
法はイメージリハーサルプロセスを利用した形成方法で
、ゲート電極とソース電極・ドレイン電極との対向部分
が少なくなって、寄生容量が減少し、且つ、短絡なども
減少するために製造歩留が向上する。更に、画素の形成
工程も含んだ製造方法が簡単化されて、その相乗効果に
よってアクティブマトリックス方式液晶デイスプレィの
コストダウンに大きく寄与するものである。
１５はイメージリバーサルレジスト、
１６は遮蔽マスク、
２０はチャネル領域の中央部
を示している。
第１図（ａｌ〜（１）は本発明にかかる形成方法の工程
順図、 第２図（ａ）〜ｆｃ）はＴＰＴの構造を示す図、第３図
（ａ）〜（ｇｌは従来の形成方法の工程順図である。 図において、 Ｇはゲート電極、 Ｓはソース電極、 Ｄはドレイン電極、■はガラ
ス基板、 ２はゲート絶縁膜、３は動作半導体膜
、 ４はゲートパスライン、５はポジ型レジスト膜、
６はゲート電極用マスク、７はへｌ膜、 １
２は層間絶縁膜、序シ訃用ｆ／へγｂエネ■撹シｍ 第１図 ５ソース肇フ坦 Ｄトー［イン電接 ＴｒＴ肖蹟＄、９末７Ｊ 第 ２図 （Ｑ） イ疋１ミのｎ、ｑ れｋ Ｉ）Ｉネ子１１シルク第３１
！１
順図、 第２図（ａ）〜ｆｃ）はＴＰＴの構造を示す図、第３図
（ａ）〜（ｇｌは従来の形成方法の工程順図である。 図において、 Ｇはゲート電極、 Ｓはソース電極、 Ｄはドレイン電極、■はガラ
ス基板、 ２はゲート絶縁膜、３は動作半導体膜
、 ４はゲートパスライン、５はポジ型レジスト膜、
６はゲート電極用マスク、７はへｌ膜、 １
２は層間絶縁膜、序シ訃用ｆ／へγｂエネ■撹シｍ 第１図 ５ソース肇フ坦 Ｄトー［イン電接 ＴｒＴ肖蹟＄、９末７Ｊ 第 ２図 （Ｑ） イ疋１ミのｎ、ｑ れｋ Ｉ）Ｉネ子１１シルク第３１
！１
Claims (1)
- 【特許請求の範囲】 絶縁性透明基板１上にソース電極Ｓとドレイン電極Ｄ
を並べて形成し、該ソース電極とドレイン電極の上に動
作半導体膜３、ゲート絶縁膜２、層間絶縁膜１２を順次
に被着し、上面にイメージリバーサルレジスト１５を被
覆する工程、 次いで、ソース電極とドレイン電極の間のチャネル領域
の中央部を含む領域を遮蔽して基板上面から露光し、更
に熱処理して露光部を硬化させた後、基板裏面から全面
露光し、現像して前記チャネル領域の中央部のみイメー
ジリバーサルレジスト１５を除去する工程、 次いで、該イメージリバーサルレジスト１５をマスクと
して前記チャネル領域の中央部の層間絶縁膜１２を除去
し、ゲート絶縁膜２を露出させた後、該イメージリバー
サルレジストを除去し、ゲート電極膜を被着して、前記
チャネル領域の中央部でゲート絶縁膜と接触するゲート
電極Ｇを形成する工程が含まれてなることを特徴とする
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219974A JP2699441B2 (ja) | 1988-09-01 | 1988-09-01 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219974A JP2699441B2 (ja) | 1988-09-01 | 1988-09-01 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267757A true JPH0267757A (ja) | 1990-03-07 |
| JP2699441B2 JP2699441B2 (ja) | 1998-01-19 |
Family
ID=16743945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63219974A Expired - Lifetime JP2699441B2 (ja) | 1988-09-01 | 1988-09-01 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699441B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007110671A3 (en) * | 2006-03-29 | 2007-12-21 | Plastic Logic Ltd | Techniques for device fabrication with self-aligned electrodes |
| JP2014123746A (ja) * | 2007-04-04 | 2014-07-03 | Cambridge Display Technology Ltd | 有機薄膜トランジスタ |
-
1988
- 1988-09-01 JP JP63219974A patent/JP2699441B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007110671A3 (en) * | 2006-03-29 | 2007-12-21 | Plastic Logic Ltd | Techniques for device fabrication with self-aligned electrodes |
| JP2013131766A (ja) * | 2006-03-29 | 2013-07-04 | Plastic Logic Ltd | 自己整合電極を有するデバイスの作製方法 |
| US8900955B2 (en) | 2006-03-29 | 2014-12-02 | Cambridge Enterprise Limited | Thin film transistor device with accurately aligned electrode patterns |
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