JPH026775A - 半導体ディジタル集積回路 - Google Patents
半導体ディジタル集積回路Info
- Publication number
- JPH026775A JPH026775A JP63157399A JP15739988A JPH026775A JP H026775 A JPH026775 A JP H026775A JP 63157399 A JP63157399 A JP 63157399A JP 15739988 A JP15739988 A JP 15739988A JP H026775 A JPH026775 A JP H026775A
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- JP
- Japan
- Prior art keywords
- ground
- line
- gnd
- ground line
- internal circuit
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、安定なファンクション系テス１へが可能の半
導体ディジタル集積回路に関する。
導体ディジタル集積回路に関する。
［従来の技術］
従来の半導体ディジタル集積回路は、通常、入出力バッ
ファと内部回路の接地（ＧＮＤ）ラインとかデバイス内
部で短絡されていた。また、入出力バッファと内部回路
とてＧＮＤラインが分離されている場合でも、テストボ
ード上ては短絡されており、ファンクション系テスト時
にはデバイス内部でＧＮＤラインが短絡されている場合
と回路上の差異が存在しなかっな。
ファと内部回路の接地（ＧＮＤ）ラインとかデバイス内
部で短絡されていた。また、入出力バッファと内部回路
とてＧＮＤラインが分離されている場合でも、テストボ
ード上ては短絡されており、ファンクション系テスト時
にはデバイス内部でＧＮＤラインが短絡されている場合
と回路上の差異が存在しなかっな。
［発明が解決しようとする課題］
しかしながら、上述した従来の半導体ディジタル集積回
路においては、ファンクション系テス１〜において、出
力バッファ動作時にテスターレシーバ−側ラインにチャ
ージされた電荷のディスチャージにより、テスター本体
の基準ＧＮＤとデバイス側Ｇ Ｎ、 Ｄとの間のインピ
ーダンスによって、デバイス側Ｇ、ＮＤの電位が変動す
る。このため、デバイス側入力端子から入力されるテス
タードライバー電圧は実質的に変動を生し、デバイスの
入力スレッシュホールド電圧を切る等の誤動作の原因と
なる。これにより、安定なファンクション系テストがで
きないという欠点かあった。
路においては、ファンクション系テス１〜において、出
力バッファ動作時にテスターレシーバ−側ラインにチャ
ージされた電荷のディスチャージにより、テスター本体
の基準ＧＮＤとデバイス側Ｇ Ｎ、 Ｄとの間のインピ
ーダンスによって、デバイス側Ｇ、ＮＤの電位が変動す
る。このため、デバイス側入力端子から入力されるテス
タードライバー電圧は実質的に変動を生し、デバイスの
入力スレッシュホールド電圧を切る等の誤動作の原因と
なる。これにより、安定なファンクション系テストがで
きないという欠点かあった。
本発明はかかる問題点に鑑みてなされたものであって、
ファンクション系テスト時の内部ＧＮＤラインの電位変
動を抑制し、安定なファンクション系テストを可能とし
た半導体ディジタル集積回路を提供することを目的とす
る。
ファンクション系テスト時の内部ＧＮＤラインの電位変
動を抑制し、安定なファンクション系テストを可能とし
た半導体ディジタル集積回路を提供することを目的とす
る。
［課題を解決するための手段］
本発明に係る半導体ディジタル集積回路は、出力バッフ
ァ用ＧＮＤラインと入力バッファ及び゛内部回路用ＧＮ
Ｄラインとをデバイス上て分離して夫々外部端子に導き
、かつ両ＧＮＤライン間に電流制限素子を接続した構造
を有している。
ァ用ＧＮＤラインと入力バッファ及び゛内部回路用ＧＮ
Ｄラインとをデバイス上て分離して夫々外部端子に導き
、かつ両ＧＮＤライン間に電流制限素子を接続した構造
を有している。
［作用］
ファンクション系テストの際、本発明の集積回路では、
出力バッファ用ＧＮＤ端子をオープンにし、入力バッフ
ァ及び′内部回路用ＧＮＤ端子をデバイス用ＧＮＤとし
て使用する。これにより、出力動作時においてテスター
レシーバ−ラインのチャージ電荷によるディスチャージ
電流は、出力バッファ用Ｇ Ｎ Ｄラインと入力バッフ
ァ及び内部回路のＧ Ｎ Ｄラインとの間の電流制限素
子により制限される。このため、電流制限素子のインピ
ータンスをデバイス用ＧＮＤ端子とテスタ本体の基準Ｇ
ＮＤ端子との間のインピーダンスより充分大きく設定し
ておけは、入力バッファ及び内部回路用ＧＮＤラインは
出力動作時においてもテスター本体基準ＧＮＤに対して
電位変動か小さく抑えられる。その結果、安定なファン
クション系テストを実現できる。
出力バッファ用ＧＮＤ端子をオープンにし、入力バッフ
ァ及び′内部回路用ＧＮＤ端子をデバイス用ＧＮＤとし
て使用する。これにより、出力動作時においてテスター
レシーバ−ラインのチャージ電荷によるディスチャージ
電流は、出力バッファ用Ｇ Ｎ Ｄラインと入力バッフ
ァ及び内部回路のＧ Ｎ Ｄラインとの間の電流制限素
子により制限される。このため、電流制限素子のインピ
ータンスをデバイス用ＧＮＤ端子とテスタ本体の基準Ｇ
ＮＤ端子との間のインピーダンスより充分大きく設定し
ておけは、入力バッファ及び内部回路用ＧＮＤラインは
出力動作時においてもテスター本体基準ＧＮＤに対して
電位変動か小さく抑えられる。その結果、安定なファン
クション系テストを実現できる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。第１図は本発明の実施例に係る半導体ディジタ
ル集積回路の等価回路図である。
明する。第１図は本発明の実施例に係る半導体ディジタ
ル集積回路の等価回路図である。
入力端子３には大力バッファ及び内部回路１が接続され
ており、この人力バッファ及び内部回路１には、出力バ
ッファ２’ｌ 、 ２２を介して夫々出力端子４１．４
２が接続されている。また、入力バッファ及び′内部回
路１及び出力バッファ２、。
ており、この人力バッファ及び内部回路１には、出力バ
ッファ２’ｌ 、 ２２を介して夫々出力端子４１．４
２が接続されている。また、入力バッファ及び′内部回
路１及び出力バッファ２、。
２□にはＶｃｃ端子５が接続されている。入力バッファ
及び内部回路１のＧＮＤライン６と、出力バッファ２の
ＧＮＤライン７とは夫々外部ＧＮＤ端子８，９に接続さ
れている。ＧＮＤライン６と７の間には、電流制限素子
としての抵抗１０が接続されている。抵抗１０は、大力
バッファ及び内部回路用ＧＮＤ端子８とテスター本体の
ＧＮＤ端子との間の抵抗より十分に大きい抵抗値を有す
る。
及び内部回路１のＧＮＤライン６と、出力バッファ２の
ＧＮＤライン７とは夫々外部ＧＮＤ端子８，９に接続さ
れている。ＧＮＤライン６と７の間には、電流制限素子
としての抵抗１０が接続されている。抵抗１０は、大力
バッファ及び内部回路用ＧＮＤ端子８とテスター本体の
ＧＮＤ端子との間の抵抗より十分に大きい抵抗値を有す
る。
このように構成された半導体ディジタル集積回路におい
て、ファンクション系テスＩ・時に出力バッファ用ＧＮ
Ｄ端子９をオープンにし、入力バッファ及び内部回路用
Ｇ Ｎ Ｄ端子８をデバイス用ＧＮＤ端子としてテスト
ボード上でテスター側ＧＮＤ端子と短絡する。そうする
と、出力動作時にテスターレシーバ−ラインのチャージ
電荷が出力端子４１，４゜を介し、出力バッファ２□、
２□を通ってデバイスチャージしても、その放電電流は
ＧＮＤ間抵抗抵抗１０り著しく制限される。これにより
、入力バッファ及び内部回路用ＧＮＤライン６の電位上
昇は、ＧＮＤライン６．７間が短絡されている場合に比
して大幅に低減される。この結果、ＧＮＤ電位の変動が
原因となる実質的なテスタードライバー電圧の変動によ
る誤動作が解消され、安定なファンクション系テストが
可能となる。特に、半導体ディジタル集積回路の重要な
電気特性の一つである入力スレッシュボールド電圧測定
時には入力バッファ及び内部回路のＧＮＤライン６が安
定であることが不可欠であり、本発明によれば入力スレ
ッシュホールド電圧の高精度測定が可能となる。
て、ファンクション系テスＩ・時に出力バッファ用ＧＮ
Ｄ端子９をオープンにし、入力バッファ及び内部回路用
Ｇ Ｎ Ｄ端子８をデバイス用ＧＮＤ端子としてテスト
ボード上でテスター側ＧＮＤ端子と短絡する。そうする
と、出力動作時にテスターレシーバ−ラインのチャージ
電荷が出力端子４１，４゜を介し、出力バッファ２□、
２□を通ってデバイスチャージしても、その放電電流は
ＧＮＤ間抵抗抵抗１０り著しく制限される。これにより
、入力バッファ及び内部回路用ＧＮＤライン６の電位上
昇は、ＧＮＤライン６．７間が短絡されている場合に比
して大幅に低減される。この結果、ＧＮＤ電位の変動が
原因となる実質的なテスタードライバー電圧の変動によ
る誤動作が解消され、安定なファンクション系テストが
可能となる。特に、半導体ディジタル集積回路の重要な
電気特性の一つである入力スレッシュボールド電圧測定
時には入力バッファ及び内部回路のＧＮＤライン６が安
定であることが不可欠であり、本発明によれば入力スレ
ッシュホールド電圧の高精度測定が可能となる。
また、出力バッファ用ＧＮＤ端子９は別に設けているた
め、実使用時には該端子９と入力バッファ及び内部回路
用ＧＮＤ端子８を短絡することにより、ＧＮＤ間抵抗抵
抗１０る出力バッファ２１゜２２の出力インピーダンス
増大を完全に除くことができる。
め、実使用時には該端子９と入力バッファ及び内部回路
用ＧＮＤ端子８を短絡することにより、ＧＮＤ間抵抗抵
抗１０る出力バッファ２１゜２２の出力インピーダンス
増大を完全に除くことができる。
第２図は本発明の他の実施例の等価回路図である。第２
図において、第１図と対応する部分には第１図と同一符
号を付して詳細な説明は省略する。
図において、第１図と対応する部分には第１図と同一符
号を付して詳細な説明は省略する。
この実施例は、第１図の実施例での電流制限素子として
のＧＮＤ間抵抗抵抗１０ンダクタンス素子１１に置き換
えたものである。また、入力バッファ及び内部回路１に
は、出力バッファ２を介して出力端子４が接続されてい
る。
のＧＮＤ間抵抗抵抗１０ンダクタンス素子１１に置き換
えたものである。また、入力バッファ及び内部回路１に
は、出力バッファ２を介して出力端子４が接続されてい
る。
この実施例でも、テスターレシーバ−ラインのチャージ
電荷のディスチャージに対し、インダクタンス素子１１
が電圧平滑化作用を有し、入カバッファ及び内部回路用
ＧＮＤのライン６の電位変動を抑制することかてきる。
電荷のディスチャージに対し、インダクタンス素子１１
が電圧平滑化作用を有し、入カバッファ及び内部回路用
ＧＮＤのライン６の電位変動を抑制することかてきる。
［発明の効果］
以上説明したように本発明によれは、デバイス上て゛出
力ハッファ用ＧＮＤラインと入力バッファ及び内部回路
用ＧＮＤラインとを分離し、且つ両ライン間に電流制限
素子を挿入して、ファンクション系テスト実行時に両ラ
インを独立に使用するから、テスターレシーバ−ライン
のチャージ電荷のティスチャージによるＧＮＤ電位の変
動を抑制し、安定なファンクション系テストを可能にす
るという効果が得られる。
力ハッファ用ＧＮＤラインと入力バッファ及び内部回路
用ＧＮＤラインとを分離し、且つ両ライン間に電流制限
素子を挿入して、ファンクション系テスト実行時に両ラ
インを独立に使用するから、テスターレシーバ−ライン
のチャージ電荷のティスチャージによるＧＮＤ電位の変
動を抑制し、安定なファンクション系テストを可能にす
るという効果が得られる。
第１図は本発明の実施例に係る半導体ディジタル集積回
路の等価回路図、第２図は本発明の他の実施例を示す等
価回路図である。 １；入力バッファ及び内部回路、２，２．２２ ：出力
バッファ、３：入力端子、４，４□。 ４２：出力端子、５；Ｖｃｃ端子、６．入力バッファ及
び゛内部回路用ＧＮＤライン、７；出力ハッファ用ＧＮ
Ｄライン、８，９；ＧＮＤ端子、１０；ＧＮＤ間抵抗抵
抗 １ 、ＧＮＤ間インダクタンス素子
路の等価回路図、第２図は本発明の他の実施例を示す等
価回路図である。 １；入力バッファ及び内部回路、２，２．２２ ：出力
バッファ、３：入力端子、４，４□。 ４２：出力端子、５；Ｖｃｃ端子、６．入力バッファ及
び゛内部回路用ＧＮＤライン、７；出力ハッファ用ＧＮ
Ｄライン、８，９；ＧＮＤ端子、１０；ＧＮＤ間抵抗抵
抗 １ 、ＧＮＤ間インダクタンス素子
Claims (1)
- （１）入出力バッファと内部回路を有する半導体ディジ
タル集積回路において、出力バッファ用の接地ラインと
、入力バッファ及び内部回路用の接地ラインとが独立に
外部端子に導出され、かつ両接地ライン間に電流制限素
子が接続されていることを特徴とする半導体ディジタル
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157399A JPH026775A (ja) | 1988-06-25 | 1988-06-25 | 半導体ディジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157399A JPH026775A (ja) | 1988-06-25 | 1988-06-25 | 半導体ディジタル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH026775A true JPH026775A (ja) | 1990-01-10 |
Family
ID=15648783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157399A Pending JPH026775A (ja) | 1988-06-25 | 1988-06-25 | 半導体ディジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH026775A (ja) |
-
1988
- 1988-06-25 JP JP63157399A patent/JPH026775A/ja active Pending
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