JPH03137581A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03137581A JPH03137581A JP1275431A JP27543189A JPH03137581A JP H03137581 A JPH03137581 A JP H03137581A JP 1275431 A JP1275431 A JP 1275431A JP 27543189 A JP27543189 A JP 27543189A JP H03137581 A JPH03137581 A JP H03137581A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路の出力端子とテスト入力端
子とを共用して使用する際の、通常使用時と検査時のモ
ード切替回路に関するものである。
子とを共用して使用する際の、通常使用時と検査時のモ
ード切替回路に関するものである。
第３図は、従来のＣＭＯＳ半導体集積回路内に設けられ
ているテストモード切替回路であり、図において、１は
通常使用時のＣＭＯ３半導体の出力端子と検査時の入力
端子が共用された端子、２は制御端子が“Ｌ”の時に導
通する双方向アナログスイッチ、３は制御端子が“Ｈ＃
の時に導通する双方向アナログスイッチである。また、
４は通常使用時と検査時のモード切替信号入力端子、５
は通常使用時のＣＭＯ３回路ブロック、６は検査時にＣ
ＭＯＳ回路ブロック５を制御するテスト回路である。
ているテストモード切替回路であり、図において、１は
通常使用時のＣＭＯ３半導体の出力端子と検査時の入力
端子が共用された端子、２は制御端子が“Ｌ”の時に導
通する双方向アナログスイッチ、３は制御端子が“Ｈ＃
の時に導通する双方向アナログスイッチである。また、
４は通常使用時と検査時のモード切替信号入力端子、５
は通常使用時のＣＭＯ３回路ブロック、６は検査時にＣ
ＭＯＳ回路ブロック５を制御するテスト回路である。
次に動作について説明する。ＣＭＯ３半導体集積回路の
通常使用時には、テストモード切替端子４を抵抗等でＧ
ＮＤｆｌＥ位にプルダウンする。それによって、アナロ
グスイッチ２は導通状態となり、アナログスイッチ３は
、非導通状態（ＯＦ Ｆ状！！りとなって、ＣＭＯＳ回
路ブロック５からの信号を端子１より出力する。この時
、アナログスイッチ３は“ＯＦＦ”しているため、出力
部とテスト回路６は遮断されており、出力信号によりテ
スト回路６が動作することはない。
通常使用時には、テストモード切替端子４を抵抗等でＧ
ＮＤｆｌＥ位にプルダウンする。それによって、アナロ
グスイッチ２は導通状態となり、アナログスイッチ３は
、非導通状態（ＯＦ Ｆ状！！りとなって、ＣＭＯＳ回
路ブロック５からの信号を端子１より出力する。この時
、アナログスイッチ３は“ＯＦＦ”しているため、出力
部とテスト回路６は遮断されており、出力信号によりテ
スト回路６が動作することはない。
一方、検査時には、テストモード切替端子４に“Ｈ”電
圧を印加する。それによってアナログスイッチ２は“Ｏ
ＦＦ”状態になり、アナログスイッチ３は導通状態にな
って、端子１はテスト回路６の入力端子となる。この状
態で端子１よりテスト回路６を動作させることで、ＣＭ
ＯＳ回路ブロック５の状態を設定し、この回路ブロック
５を容易に検査することができるようになる。
圧を印加する。それによってアナログスイッチ２は“Ｏ
ＦＦ”状態になり、アナログスイッチ３は導通状態にな
って、端子１はテスト回路６の入力端子となる。この状
態で端子１よりテスト回路６を動作させることで、ＣＭ
ＯＳ回路ブロック５の状態を設定し、この回路ブロック
５を容易に検査することができるようになる。
従来のテストモード切替回路を組込んだ半導体集積回路
は以上のように構成されているので、通常使用時と検査
時のモード切替用に独立した端子が１端子必要となり、
端子の利用効率が低く、コストも高くなっているという
問題があった。
は以上のように構成されているので、通常使用時と検査
時のモード切替用に独立した端子が１端子必要となり、
端子の利用効率が低く、コストも高くなっているという
問題があった。
この発明は、上記のような問題点を解消するたになされ
たもので、テストモード切替機能を有する半導体集積回
路において、端子の利用効率を高め、コストを低下させ
るように改良するとともに、その改良にあたって内部回
路に新たな悪影響を生じさせることがないようにするこ
とを目的とする。
たもので、テストモード切替機能を有する半導体集積回
路において、端子の利用効率を高め、コストを低下させ
るように改良するとともに、その改良にあたって内部回
路に新たな悪影響を生じさせることがないようにするこ
とを目的とする。
この発明においては、出力端子とテスト用信号入力端子
とに共用された入出力端子と、前記入出力端子を内部本
体回路と内部テスト用回路とに切替接続するスイッチン
グ手段とを有する半導体集積回路において；前記入出力
端子とは異なる第１と第２の出力端子にそれぞれ結合さ
れて、前記第１と第２の出力端子上のそれぞれの電圧レ
ベルが所定の閾値以上か否かを判別する第１と第２の判
別回路と；前記第１と第２の判別回路のそれぞれの判別
出力のうちの一方をアップ側遷移入力とし、他方をダウ
ン側遷移入力とするとともに、その出力信号をスイッチ
ング制御信号として前記スイッチング手段へ与えるフリ
ップフロップとを設けている。
とに共用された入出力端子と、前記入出力端子を内部本
体回路と内部テスト用回路とに切替接続するスイッチン
グ手段とを有する半導体集積回路において；前記入出力
端子とは異なる第１と第２の出力端子にそれぞれ結合さ
れて、前記第１と第２の出力端子上のそれぞれの電圧レ
ベルが所定の閾値以上か否かを判別する第１と第２の判
別回路と；前記第１と第２の判別回路のそれぞれの判別
出力のうちの一方をアップ側遷移入力とし、他方をダウ
ン側遷移入力とするとともに、その出力信号をスイッチ
ング制御信号として前記スイッチング手段へ与えるフリ
ップフロップとを設けている。
そして、前記閾値は、前記半導体集積回路の電＃、電圧
以上の値に設定されている。
以上の値に設定されている。
したがって、前記第１と第２の出力端子に前記閾値以上
のレベルの電圧を外部からそれぞれ与えることにより、
前記スイッチング手段の前記内部テスト用回路側への切
替えとその解除とが行われる。
のレベルの電圧を外部からそれぞれ与えることにより、
前記スイッチング手段の前記内部テスト用回路側への切
替えとその解除とが行われる。
なお、この発明における「本体回路」とは、当該半導体
集積回路の本来の機能を達成する回路部分を指しており
、テストゝのためのみに設けられた回路以外の部分を意
味する。
集積回路の本来の機能を達成する回路部分を指しており
、テストゝのためのみに設けられた回路以外の部分を意
味する。
第１の出力端子に閾値以上の電圧が外部から与えられる
と、第１の判別回路とフリップフロップとの動作を通じ
で、スイッチング手段はテスト用回路側へと切替わる。
と、第１の判別回路とフリップフロップとの動作を通じ
で、スイッチング手段はテスト用回路側へと切替わる。
また、第２の出力端子に閾値以上の電圧が与えられると
、第２の判別回路とフリップフロップとの動作を通じて
、スイッチング手段は本体回路側へと切替わる。
、第２の判別回路とフリップフロップとの動作を通じて
、スイッチング手段は本体回路側へと切替わる。
このため、テストモードへの切替えおよびそれからの解
除は、第１と第２の出力端子に閾値以上の電圧を与える
ことによって達成され、これらの第１と第２の出力端子
は、検査モードへの切替／解除端子と共用されている。
除は、第１と第２の出力端子に閾値以上の電圧を与える
ことによって達成され、これらの第１と第２の出力端子
は、検査モードへの切替／解除端子と共用されている。
したがって、検査モードへの切替／解除端子として別個
の端子を割当てる必要はない。
の端子を割当てる必要はない。
また、フリップフロップの反転を利用していることによ
り、第１と第２の出力端子に高電圧を長時間印加する必
要はなく、高電圧によって内部回路に悪影響が生ずるこ
とはない。
り、第１と第２の出力端子に高電圧を長時間印加する必
要はなく、高電圧によって内部回路に悪影響が生ずるこ
とはない。
（実施例〕
以下、この発明の一実施例を第１図を参照して説明する
。第１図において、１は通常使用時のＣＭＯ８半導体の
出力端子と検査時の入力端子が共用された端子、２は制
御端子が“Ｌ”の時導通する双方向アナログスイッチ、
３は制御端子が“Ｈ”の時導通する双方向アナログスイ
ッチ、５は通常使用時のＣＭＯ５回路ブロック、６は検
査時にＣＭＯ８回路ブロック５を制御するテスト回路で
あり、以上は従来回路と同様である。
。第１図において、１は通常使用時のＣＭＯ８半導体の
出力端子と検査時の入力端子が共用された端子、２は制
御端子が“Ｌ”の時導通する双方向アナログスイッチ、
３は制御端子が“Ｈ”の時導通する双方向アナログスイ
ッチ、５は通常使用時のＣＭＯ５回路ブロック、６は検
査時にＣＭＯ８回路ブロック５を制御するテスト回路で
あり、以上は従来回路と同様である。
一方、７は通常使用時の出力端子と、検査モードへ切替
えるモード切替端子とを共用した入出力端子、８は出力
端子と検査モードから通常使用モードへ復帰させるため
の検査モード・リセット人力とを共用した入出力端子で
ある。これらの端子７．８が、この発明における「第１
の出力端子」および「第２の出力端子」に相当する。
えるモード切替端子とを共用した入出力端子、８は出力
端子と検査モードから通常使用モードへ復帰させるため
の検査モード・リセット人力とを共用した入出力端子で
ある。これらの端子７．８が、この発明における「第１
の出力端子」および「第２の出力端子」に相当する。
端子７．８はＣＭＯ３回路ブロック５に接続されている
とともに、第１と第２のモード切替信号発生回路１６ａ
、１６ｂにそれぞれ結合されている。後述する説明から
れかるように、これらの回路１６ａ、１６ｂは、端子７
．８上の電圧レベルが所定の閾値以上か否かを判別する
機能を有しており、この発明における「第１と第２の判
別回路」に相当する。
とともに、第１と第２のモード切替信号発生回路１６ａ
、１６ｂにそれぞれ結合されている。後述する説明から
れかるように、これらの回路１６ａ、１６ｂは、端子７
．８上の電圧レベルが所定の閾値以上か否かを判別する
機能を有しており、この発明における「第１と第２の判
別回路」に相当する。
これらのモード切替信号発生回路１６ａ、１６ｂのそれ
ぞれの内部構成は互いに同一である。すなわち、抵抗９
．１０の直列接続によって大刀電圧を分圧し、それを電
圧比較器１２の一方人カとじて与えている。また、定電
圧源１１は閾ｌｉｉ電圧Ｅｔｈを発生して電圧比較器１
２の他方入力に与えている。
ぞれの内部構成は互いに同一である。すなわち、抵抗９
．１０の直列接続によって大刀電圧を分圧し、それを電
圧比較器１２の一方人カとじて与えている。また、定電
圧源１１は閾ｌｉｉ電圧Ｅｔｈを発生して電圧比較器１
２の他方入力に与えている。
第１のモード切替信号発生回路１６ａから出力される第
１のモード切替信号は、Ｄ−フリップフロップ（以下、
ｒＤ−ＦＦＪと略記）１８のラッチ信号入力端子Ｃｐに
与えられている。また、第２のモード切替信号発生回路
１６ｂがら出力される第２のモード切替信号は、ＯＲゲ
ート１９を介してＤ−ＦＦ１８のリセット入力端子に与
えられる。なお、Ｄ−ＦＦＬ８のデータ人力端子りには
電源電圧ｖＤＤが与えられている。
１のモード切替信号は、Ｄ−フリップフロップ（以下、
ｒＤ−ＦＦＪと略記）１８のラッチ信号入力端子Ｃｐに
与えられている。また、第２のモード切替信号発生回路
１６ｂがら出力される第２のモード切替信号は、ＯＲゲ
ート１９を介してＤ−ＦＦ１８のリセット入力端子に与
えられる。なお、Ｄ−ＦＦＬ８のデータ人力端子りには
電源電圧ｖＤＤが与えられている。
ＯＲゲート１９の他方人力としては、パワーオンリセッ
ト回路１７の出力が与えられている。パワーオンリセッ
ト回路は、電源ＶＤＤと接地レベルとの間に介挿された
抵抗１３とキャパシタ１４との直列接続を有しており、
これらの間のノードの電位が波形整形用インバーター５
を介して取出されている。
ト回路１７の出力が与えられている。パワーオンリセッ
ト回路は、電源ＶＤＤと接地レベルとの間に介挿された
抵抗１３とキャパシタ１４との直列接続を有しており、
これらの間のノードの電位が波形整形用インバーター５
を介して取出されている。
次に動作について説明する。この半導体集積回路におい
て、検査モードへ切替える際には、人出カテストモード
切替端子７へ電源電圧ｖ、１．より充分大きな電圧Ｅ１
−外部から印加する。端子７には第１と第２の抵抗つと
１０が直列に接続しており、印か：電圧はこれらの抵抗
値Ｒ，Ｒ２の抵抗比で分圧されて、電圧比較器１２へは
、の電圧が印加される。この時、この電圧”ＩＮと電圧
比較器１２の閾値電圧Ｅｔｈとの間に、Ｅ＞ｖＤＤ ＩＮ の関係が成立するように、 抵抗１ｉ１Ｒ，。
て、検査モードへ切替える際には、人出カテストモード
切替端子７へ電源電圧ｖ、１．より充分大きな電圧Ｅ１
−外部から印加する。端子７には第１と第２の抵抗つと
１０が直列に接続しており、印か：電圧はこれらの抵抗
値Ｒ，Ｒ２の抵抗比で分圧されて、電圧比較器１２へは
、の電圧が印加される。この時、この電圧”ＩＮと電圧
比較器１２の閾値電圧Ｅｔｈとの間に、Ｅ＞ｖＤＤ ＩＮ の関係が成立するように、 抵抗１ｉ１Ｒ，。
・・・（３）
Ｒ２が定
められている。
したがって、端子７へ電圧ＥＩＮが印加されると、（２
）式より電圧比較器１２の出ツノが“Ｈ”へ反転し、Ｄ
−ＦＦ１８のＤ端子に接続された”ＤＤより“Ｈ”のデ
ータがＤ−ＦＦ１８内に保持され、Ｑ出力より“Ｈ”が
出力される。このため、双方向アナログスイッチ２は、
“ＯＦＦ”状態となり、同時に双方向アナログスイッチ
３は“ＯＮ”状態となるため、通常出力／テスト入力共
用端子１はテスト入力端子となる。すなわち、テスト回
路６と端Ｆ１が導通することで端子１よリテストデータ
をテスト回路６へ設定することが可能となる。
）式より電圧比較器１２の出ツノが“Ｈ”へ反転し、Ｄ
−ＦＦ１８のＤ端子に接続された”ＤＤより“Ｈ”のデ
ータがＤ−ＦＦ１８内に保持され、Ｑ出力より“Ｈ”が
出力される。このため、双方向アナログスイッチ２は、
“ＯＦＦ”状態となり、同時に双方向アナログスイッチ
３は“ＯＮ”状態となるため、通常出力／テスト入力共
用端子１はテスト入力端子となる。すなわち、テスト回
路６と端Ｆ１が導通することで端子１よリテストデータ
をテスト回路６へ設定することが可能となる。
そして、テスト回路６からＣＭＯ５回路ブロック５の状
態を設定することにより、ＣＭＯ３回路ブロック５の検
査を容易に行うことができる。
態を設定することにより、ＣＭＯ３回路ブロック５の検
査を容易に行うことができる。
なお、 （２）式を変形すると、
Ｅ、Ｎ ＞ （１＋Ｒ／Ｒ）Ｅ、、、・・・（４）２
となるため、 （４）式の右辺をＥｌｌ、と書くと、
（４）式の右辺のカッコ内は“１＃より大きいため、”
Ｔｌｌ〉Ｅｔｈであって、第１のモード切替信号発生
回路１６ａでは、端子７における任意の電圧値Ｅが Ｅ ＞ Ｅ Ｔ１１ ・・・
（５）である力否かを判別していることになる。そして
、このＣＭＯ３集「１回路の通常動作時に端子７に現れ
る電圧によってテストモードへの誤った切替えが生じな
いためには、 Ｅ ＞ ｖＤＤ ・・・（６）ｌ
ｌ でなければならない。
（４）式の右辺のカッコ内は“１＃より大きいため、”
Ｔｌｌ〉Ｅｔｈであって、第１のモード切替信号発生
回路１６ａでは、端子７における任意の電圧値Ｅが Ｅ ＞ Ｅ Ｔ１１ ・・・
（５）である力否かを判別していることになる。そして
、このＣＭＯ３集「１回路の通常動作時に端子７に現れ
る電圧によってテストモードへの誤った切替えが生じな
いためには、 Ｅ ＞ ｖＤＤ ・・・（６）ｌ
ｌ でなければならない。
すなわち、（４） 、 （８）式によって、Ｅ＞Ｅ＞Ｖ
、Ｄ ・・・（７） ＩＮ １”Ｈ が成立する必要があり、判別回路としての回路１６ａは
、［電源電圧■ よりも高い閾ＭＩＥ□１１に対Ｄ して、端子７の電圧がこの閾値ＥＴＨ以上であるか否か
を判別する回路」とひとつの態様となっていることがわ
かる。この事情は第２のモード切替信号発生回路１６ｂ
においても同様である。この実施例において閾値Ｅ１Ｈ
ｈ端子電圧とを直接に比較せず、端子電圧を分圧して（
比較的小さな）閾値Ｅ と比較しているのは、閾値ＥＴ
Ｈは電源電圧ｈ ＶＤＤよりも高いため、このＣＭＯ３集積回路内で閾値
Ｅ を得るよりは、ＶＤＤよりも低い閾１ｉＩ Ｅ ｔ
ｈＨ を得る方がはるかに容易だからである。
、Ｄ ・・・（７） ＩＮ １”Ｈ が成立する必要があり、判別回路としての回路１６ａは
、［電源電圧■ よりも高い閾ＭＩＥ□１１に対Ｄ して、端子７の電圧がこの閾値ＥＴＨ以上であるか否か
を判別する回路」とひとつの態様となっていることがわ
かる。この事情は第２のモード切替信号発生回路１６ｂ
においても同様である。この実施例において閾値Ｅ１Ｈ
ｈ端子電圧とを直接に比較せず、端子電圧を分圧して（
比較的小さな）閾値Ｅ と比較しているのは、閾値ＥＴ
Ｈは電源電圧ｈ ＶＤＤよりも高いため、このＣＭＯ３集積回路内で閾値
Ｅ を得るよりは、ＶＤＤよりも低い閾１ｉＩ Ｅ ｔ
ｈＨ を得る方がはるかに容易だからである。
また、Ｄ−ＦＦ１８の出力レベル反転を利用しているこ
とから、端子７に印加する高電圧ＥＩＮは比較的短い時
間でよく、高電圧を長時間印加することによる内部回路
への悪影響も防止できる。
とから、端子７に印加する高電圧ＥＩＮは比較的短い時
間でよく、高電圧を長時間印加することによる内部回路
への悪影響も防止できる。
次に検査モードを解除してＣＭＯ５回路ブロック５から
の出力データをモニターする際には、出力／検査モード
リセット人力共用端子８に式（２）を満たす電圧Ｅ を
印加する。電圧ＥＩＮを端子８Ｎ に印加することにより、端子８に接続された第２のモー
ド切替信号発生回路１６ｂが前記のテストモード切替時
の回路１６ａと同一の判別動作を行う。そして、その出
力はＯＲゲート１つを通って“Ｈ”のデータがＤ−ＦＦ
１８のＲ（リセット）入力に与えられ、Ｑ出力は“Ｌ”
となる。よって、双方向アナログスイッチ２は“ＯＮ”
状態となり、双方向アナログスイッチ３は“ＯＦＦ”状
態になることで、端子１にはＣＭＯ３回路ブロック５か
らの出力が伝わり、検査モード解除となる。この時双方
向アナログスイッチ３が“ＯＦＦ”状態にあることより
、端子１への出力信号がテスト回路６に人力されること
はなく、正常に動作させることができる。
の出力データをモニターする際には、出力／検査モード
リセット人力共用端子８に式（２）を満たす電圧Ｅ を
印加する。電圧ＥＩＮを端子８Ｎ に印加することにより、端子８に接続された第２のモー
ド切替信号発生回路１６ｂが前記のテストモード切替時
の回路１６ａと同一の判別動作を行う。そして、その出
力はＯＲゲート１つを通って“Ｈ”のデータがＤ−ＦＦ
１８のＲ（リセット）入力に与えられ、Ｑ出力は“Ｌ”
となる。よって、双方向アナログスイッチ２は“ＯＮ”
状態となり、双方向アナログスイッチ３は“ＯＦＦ”状
態になることで、端子１にはＣＭＯ３回路ブロック５か
らの出力が伝わり、検査モード解除となる。この時双方
向アナログスイッチ３が“ＯＦＦ”状態にあることより
、端子１への出力信号がテスト回路６に人力されること
はなく、正常に動作させることができる。
一方、通常使用時には、電源電圧ｖＤＤ印加時にペワー
オンリセット回路１７より、抵抗１３の抵抗値Ｒ３とキ
ャパシタ１４の容量１ｉｆＥｃ１によって定まる時定数
と、インバータ１５の閾値電圧とにより決定される時間
だけ“Ｈ”！圧がＯＲゲート１９を通ってＤ−ＦＦ１８
のＲ人力へ入力される。
オンリセット回路１７より、抵抗１３の抵抗値Ｒ３とキ
ャパシタ１４の容量１ｉｆＥｃ１によって定まる時定数
と、インバータ１５の閾値電圧とにより決定される時間
だけ“Ｈ”！圧がＯＲゲート１９を通ってＤ−ＦＦ１８
のＲ人力へ入力される。
このため、電源電圧印加開始時にはＤ−ＦＦ１８にリセ
ットがかかり、検査モードとなることはない。また、通
常使用時には出力／テストモード切替人力共用端子７に
電源電圧ｖＤＤより大きな電圧が出力されることは無い
ため、端子７の出力信号より検査モードに変ることはな
く、本来の機能を持ったＣＭＯＳ集積回路として使用で
きる。
ットがかかり、検査モードとなることはない。また、通
常使用時には出力／テストモード切替人力共用端子７に
電源電圧ｖＤＤより大きな電圧が出力されることは無い
ため、端子７の出力信号より検査モードに変ることはな
く、本来の機能を持ったＣＭＯＳ集積回路として使用で
きる。
第２図はこの発明の他の実施例を示す図である。
第１図と第２図とを比較するとわかるように、第２図の
〔；路では、ＮＯＲゲートで構成されたＲ８−フリップ
フロップ回路２０が、第１図のＤ−ＦＦ １８のかわり
に用いられている。そして、モード切替信号発生回路１
６ａ、１６ｂのそれぞれの出力が、Ｓ（セット）入力お
よびＲ（リセット）入力にそれぞれ与えられている。他
の構成は先の実施例と同一であり、実質的な回路動作も
同一である。すなわち、モード切替信号１６ａ、１６ｂ
のそれぞれの出力のうち一方をアップ側遷移入力とし、
他方をダウン側遷移入力とするフリップフロップ１１路
ならば、どのようなものでもよい。
〔；路では、ＮＯＲゲートで構成されたＲ８−フリップ
フロップ回路２０が、第１図のＤ−ＦＦ １８のかわり
に用いられている。そして、モード切替信号発生回路１
６ａ、１６ｂのそれぞれの出力が、Ｓ（セット）入力お
よびＲ（リセット）入力にそれぞれ与えられている。他
の構成は先の実施例と同一であり、実質的な回路動作も
同一である。すなわち、モード切替信号１６ａ、１６ｂ
のそれぞれの出力のうち一方をアップ側遷移入力とし、
他方をダウン側遷移入力とするフリップフロップ１１路
ならば、どのようなものでもよい。
また、この発明はＣＭＯＳ集積回路に限らず、他のタイ
プの集積回路にも適用可能である。
プの集積回路にも適用可能である。
以上説明したように、この発明によれば、第１と第２の
出力端子に電源電圧以上の電圧レベルをりえることによ
って、検査入力モードへの切替えとその解除とが行える
ようになっている。したがって、この切替えや解除のた
めに専用端子を割当てる必要はなく、半導体集積回路全
体としての端子の利用効率を高めるとともに、コストを
低減させることができる。
出力端子に電源電圧以上の電圧レベルをりえることによ
って、検査入力モードへの切替えとその解除とが行える
ようになっている。したがって、この切替えや解除のた
めに専用端子を割当てる必要はなく、半導体集積回路全
体としての端子の利用効率を高めるとともに、コストを
低減させることができる。
また、フリップフロップの反転を利用してスイッチング
制御を行っているために、第１と第２の出力端子に高電
圧を長時間印加する必要はなく、内部回路への悪影響も
防止されている。
制御を行っているために、第１と第２の出力端子に高電
圧を長時間印加する必要はなく、内部回路への悪影響も
防止されている。
第１図はこの発明の一実施例であるＣＭＯ３集積回路の
部分回路図、第２図は他の実施例の部分回路図、第３図
は従来のＣＭＯ５集積回路の部分回路図である。 図において、１はテスト用信号入力端子と共用されたＷ
カ端子、２．３は双方向アナログスイッチ、５はＣＭＯ
３回路ブロック（内部本体回路）、６はテスト回路、７
は第１の出力端子、８は第２の出力端子、１６ａ、１６
ｂはモード切替信号発生回路（第１と第２の判別回路）
、１７はパワーオンリセット回路、１８はＤ−フリップ
フロップ、２０はＲ−３−フリップフロップである。 なお、各図中同一符号は同一または相当部分を第 図 ベ ア：第１の出力端子 ８：第２の出力端子 １６ａ、１６ｂ：モード切替信号発生回路（第１と第２
の判別回路）示す。
部分回路図、第２図は他の実施例の部分回路図、第３図
は従来のＣＭＯ５集積回路の部分回路図である。 図において、１はテスト用信号入力端子と共用されたＷ
カ端子、２．３は双方向アナログスイッチ、５はＣＭＯ
３回路ブロック（内部本体回路）、６はテスト回路、７
は第１の出力端子、８は第２の出力端子、１６ａ、１６
ｂはモード切替信号発生回路（第１と第２の判別回路）
、１７はパワーオンリセット回路、１８はＤ−フリップ
フロップ、２０はＲ−３−フリップフロップである。 なお、各図中同一符号は同一または相当部分を第 図 ベ ア：第１の出力端子 ８：第２の出力端子 １６ａ、１６ｂ：モード切替信号発生回路（第１と第２
の判別回路）示す。
Claims (1)
- （１）出力端子とテスト用信号入力端子とに共用された
入出力端子と、前記入出力端子を内部本体回路と内部テ
スト用回路とに切替接続するスイッチング手段とを有す
る半導体集積回路であって、前記入出力端子とは異なる
第１と第２の出力端子にそれぞれ結合されて、前記第１
と第２の出力端子上のそれぞれの電圧レベルが所定の閾
値以上か否かを判別する第１と第２の判別回路と、前記
第１と第２の判別回路のそれぞれの判別出力のうちの一
方をアップ側遷移入力とし、他方をダウン側遷移入力と
するとともに、その出力信号をスイッチング制御信号と
して前記スイッチング手段へ与えるフリップフロップと
を備え、 前記閾値が、前記半導体集積回路の電源電圧以上の値に
設定されており、 前記第１と第２の出力端子に前記閾値以上のレベルの電
圧を外部からそれぞれ与えることにより、前記スイッチ
ング手段の前記内部テスト用回路側への切替えとその解
除とが行われることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275431A JPH03137581A (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275431A JPH03137581A (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03137581A true JPH03137581A (ja) | 1991-06-12 |
Family
ID=17555424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275431A Pending JPH03137581A (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03137581A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285279A (en) * | 1990-08-29 | 1994-02-08 | Hitachi, Ltd. | Ghost canceller using fuzzy control |
| JPH09166648A (ja) * | 1995-12-13 | 1997-06-24 | Nec Corp | 半導体集積装置 |
| WO1998031085A1 (fr) * | 1997-01-13 | 1998-07-16 | Rohm Co., Ltd. | Dispositif de controle muni d'une fonction d'exploitation forcee et dispositif de circuits integres a semiconducteurs |
| US6225842B1 (en) | 1998-01-09 | 2001-05-01 | Rohm Co., Ltd. | Control device with forced operation function and semiconductor integrated circuit device |
| JP2005078618A (ja) * | 2003-08-29 | 2005-03-24 | Tietech Co Ltd | Ｃｐｕの書き換えモード設定方式 |
-
1989
- 1989-10-23 JP JP1275431A patent/JPH03137581A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285279A (en) * | 1990-08-29 | 1994-02-08 | Hitachi, Ltd. | Ghost canceller using fuzzy control |
| JPH09166648A (ja) * | 1995-12-13 | 1997-06-24 | Nec Corp | 半導体集積装置 |
| WO1998031085A1 (fr) * | 1997-01-13 | 1998-07-16 | Rohm Co., Ltd. | Dispositif de controle muni d'une fonction d'exploitation forcee et dispositif de circuits integres a semiconducteurs |
| KR100345956B1 (ko) * | 1997-01-13 | 2002-08-01 | 로무 가부시키가이샤 | 강제동작기능 부착의 제어장치 및 반도체 집적회로장치 |
| US6225842B1 (en) | 1998-01-09 | 2001-05-01 | Rohm Co., Ltd. | Control device with forced operation function and semiconductor integrated circuit device |
| JP2005078618A (ja) * | 2003-08-29 | 2005-03-24 | Tietech Co Ltd | Ｃｐｕの書き換えモード設定方式 |
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