JPH0268794A - スタティック・ランダムアクセスメモリ - Google Patents
スタティック・ランダムアクセスメモリInfo
- Publication number
- JPH0268794A JPH0268794A JP63220914A JP22091488A JPH0268794A JP H0268794 A JPH0268794 A JP H0268794A JP 63220914 A JP63220914 A JP 63220914A JP 22091488 A JP22091488 A JP 22091488A JP H0268794 A JPH0268794 A JP H0268794A
- Authority
- JP
- Japan
- Prior art keywords
- write
- data
- write control
- pulse
- end edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ書込み時の電源消費電流を抑えたスタテ
ィック・ランダムアクセスメモリ（以下、ＳＲＡＭと記
す）に関するものである。
ィック・ランダムアクセスメモリ（以下、ＳＲＡＭと記
す）に関するものである。
従来の技術
ＳＲＡＭの大容量・高速化に伴い、電源消費電流の増加
は不可避である反面、市場要望は低消費電力化の傾向に
ある。
は不可避である反面、市場要望は低消費電力化の傾向に
ある。
以下に従来のＳＲＡＭの書込み動作について図面を参照
しながら説明する。
しながら説明する。
第３図は従来のＳＲＡＭの回路構成図、第３図はそのタ
イミング図を示すものである。第３図において、１はデ
ータ入力部、２はデータ記憶部、３はデータ書込み制御
部でデータ入力部１からデータ記憶部２へのデータ書込
み制御する。４は書込み制御信号入力部で制御信号（Ｗ
Ｅ）によりデータ書込み制御部３を書込み活性状態にす
る。５はワード線駆動制御部でワード線（ＷＬ）の選択
を行なう。ここでデータ記憶部２はメモリセル６および
ワード線とワード線をゲートとし、ビット線とメモリセ
ルを接続するメモリセル選択用トランジスタＴ ｒ ｌ
＊ Ｔ ｒ ２ ＋ビット線選択用トランジスタＴ
ｒ３＋ Ｔｒ４＋ ビット線負荷トランジスタＴ ｒ
Ｓ ＊Ｔ ｒ ６により構成されている。
イミング図を示すものである。第３図において、１はデ
ータ入力部、２はデータ記憶部、３はデータ書込み制御
部でデータ入力部１からデータ記憶部２へのデータ書込
み制御する。４は書込み制御信号入力部で制御信号（Ｗ
Ｅ）によりデータ書込み制御部３を書込み活性状態にす
る。５はワード線駆動制御部でワード線（ＷＬ）の選択
を行なう。ここでデータ記憶部２はメモリセル６および
ワード線とワード線をゲートとし、ビット線とメモリセ
ルを接続するメモリセル選択用トランジスタＴ ｒ ｌ
＊ Ｔ ｒ ２ ＋ビット線選択用トランジスタＴ
ｒ３＋ Ｔｒ４＋ ビット線負荷トランジスタＴ ｒ
Ｓ ＊Ｔ ｒ ６により構成されている。
次に、このＳＲＡＭについてその書込み動作を、第４図
のタイミング図を参照にしながら説明する。
のタイミング図を参照にしながら説明する。
まず、ワード線駆動制御部５により選択されたワード線
（ＷＬ）がハイレベルになり、メモリセル選択用トラン
ジスタＴｒｌ＋Ｔｒ２がオン状態となり、メモリセルと
一対のビット線（ＢＬ）、（ＢＬ）とが電気的に接続さ
れる。同時にビット線選択トランジスタＴ ｒ ３ ＋
Ｔ ｒ ４もオン状態とし、データ書込み制御部３と
メモリセル６とが接続される。次に書込み制御信号入力
部４より書込みパルス（ＷＥ）がハイレベルになるとデ
ータ書込み制御部３が書込み活性状態になり、データ入
力部１のデータに応じてデータ書込み制御部３が一方の
ビット線（ＢＬもしくは■τ）をロウレベルに引き下げ
、同時にメモリセル６へのデータ書込みを行なう。
（ＷＬ）がハイレベルになり、メモリセル選択用トラン
ジスタＴｒｌ＋Ｔｒ２がオン状態となり、メモリセルと
一対のビット線（ＢＬ）、（ＢＬ）とが電気的に接続さ
れる。同時にビット線選択トランジスタＴ ｒ ３ ＋
Ｔ ｒ ４もオン状態とし、データ書込み制御部３と
メモリセル６とが接続される。次に書込み制御信号入力
部４より書込みパルス（ＷＥ）がハイレベルになるとデ
ータ書込み制御部３が書込み活性状態になり、データ入
力部１のデータに応じてデータ書込み制御部３が一方の
ビット線（ＢＬもしくは■τ）をロウレベルに引き下げ
、同時にメモリセル６へのデータ書込みを行なう。
ワード線（ＷＬ）がハイレベルになり、書込みパルス（
ＷＥ）がロウレベルの間は読み出し動作となり、メモリ
セル６の電流引き抜き動作により、一対のビット線（Ｂ
Ｌ）、（ＢＬ）間に電位差を生じるが、この時には書込
みは行なわれない。
ＷＥ）がロウレベルの間は読み出し動作となり、メモリ
セル６の電流引き抜き動作により、一対のビット線（Ｂ
Ｌ）、（ＢＬ）間に電位差を生じるが、この時には書込
みは行なわれない。
また、これらの動作時における一対のビット線に供給さ
れる電源電流Ｉ０゜は、第４図に示すように、ビット線
負荷トランジスタＴ ｒ５＋ Ｔｒ６を介して、書込み
時にはデータ書込み制御部３へ、読み出し時にはメモリ
セル６へと流れる。
れる電源電流Ｉ０゜は、第４図に示すように、ビット線
負荷トランジスタＴ ｒ５＋ Ｔｒ６を介して、書込み
時にはデータ書込み制御部３へ、読み出し時にはメモリ
セル６へと流れる。
発明が解決しようとする課題
しかしながら、上記の従来の構成では、データ書込み信
号がハイレベルの期間中は常時電源電流が流れるため、
書込み時の電流が多いという問題点を有していた。
号がハイレベルの期間中は常時電源電流が流れるため、
書込み時の電流が多いという問題点を有していた。
本発明は上記従来の問題点を解決するもので、書込み時
の電源電流を抑えることのできるＳＲＡＭ提供すること
を目的とする。
の電源電流を抑えることのできるＳＲＡＭ提供すること
を目的とする。
課題を解決するための手段
この目的を達成するために、本発明のＳ ＲＡＭは、デ
ータ入力部と、データ記憶部と、これらを繋ぐデータ書
込み制御部と、上記データ記憶部のワード線駆動制御部
と、書込み制御入力パルスのエンドエツジを検出する手
段とを備え、上記エンドエツジ検出手段により発生した
パルスにより、上記データ書込み制御部および上記ワー
ド線駆動制御部をデータ書込み活性状態にする構成を有
している。
ータ入力部と、データ記憶部と、これらを繋ぐデータ書
込み制御部と、上記データ記憶部のワード線駆動制御部
と、書込み制御入力パルスのエンドエツジを検出する手
段とを備え、上記エンドエツジ検出手段により発生した
パルスにより、上記データ書込み制御部および上記ワー
ド線駆動制御部をデータ書込み活性状態にする構成を有
している。
作用
この構成によって、ＳＲＡＭの書込み動作を書込み制御
入力パルスのエンド時にのみ行なうことにより、書込み
時の電源電流を減少させることができる。
入力パルスのエンド時にのみ行なうことにより、書込み
時の電源電流を減少させることができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例Ｓ ＲＡ Ｍの回路構成図、
第１図はそのタイミング図を示すものである。第１図に
おいて、１はデータ入力部、２はデータ記憶部、３はデ
ータ書込み制御部でデータ入力部１からデータ記憶部２
へのデータ書込みを制御する。４は書込み制御信号入力
部、７は書込み制御信号エンドエツジ検出部で書込み制
御信号入力部４より出された信号（ＷＥ）のエンドエツ
ジを検出して、これより発生したパルス（ＷＥＥ）によ
りデータ書込み制御部３およびワード線駆動制御部５を
コントロールしている。ここでデータ記憶部２はメモリ
セル６およびワード線とワード線をゲートとし、ビット
線とメモリセルを接続するメモリセル選択用トランジス
タＴｒｌ＋Ｔｒ２＋ビット線選択用トランジスタＴｒ３
．Ｔｒ４．ビット線負荷トランジスタＴ ｒ ５ 、Ｔ
ｒ ８により構成され、また、書込み制御信号エンド
エツジ検出部７は書込み制御信号（ＷＥ）と同信号（Ｗ
Ｅ）の遅延回路りおよびインバータ回路■を経た信号（
ＷＥＤ）との２人力ＮＯＲ回路で構成されている。また
、７の書込み制御信号エンドエツジ検出部およびその出
力パルス（ＷＥＥ）以外の部分は前述の従来例と同じ構
成である。
第１図はそのタイミング図を示すものである。第１図に
おいて、１はデータ入力部、２はデータ記憶部、３はデ
ータ書込み制御部でデータ入力部１からデータ記憶部２
へのデータ書込みを制御する。４は書込み制御信号入力
部、７は書込み制御信号エンドエツジ検出部で書込み制
御信号入力部４より出された信号（ＷＥ）のエンドエツ
ジを検出して、これより発生したパルス（ＷＥＥ）によ
りデータ書込み制御部３およびワード線駆動制御部５を
コントロールしている。ここでデータ記憶部２はメモリ
セル６およびワード線とワード線をゲートとし、ビット
線とメモリセルを接続するメモリセル選択用トランジス
タＴｒｌ＋Ｔｒ２＋ビット線選択用トランジスタＴｒ３
．Ｔｒ４．ビット線負荷トランジスタＴ ｒ ５ 、Ｔ
ｒ ８により構成され、また、書込み制御信号エンド
エツジ検出部７は書込み制御信号（ＷＥ）と同信号（Ｗ
Ｅ）の遅延回路りおよびインバータ回路■を経た信号（
ＷＥＤ）との２人力ＮＯＲ回路で構成されている。また
、７の書込み制御信号エンドエツジ検出部およびその出
力パルス（ＷＥＥ）以外の部分は前述の従来例と同じ構
成である。
次に、本実施例のＳＲＡＭについて、その書込み動作を
第２図のタイミング図を参照しながら説明する。
第２図のタイミング図を参照しながら説明する。
まず、ワード線駆動制御部５は選択すべきワード線が決
定され、書込み制御信号エンドエツジ検出部７からの書
込み活性化信号（ＷＥＥ）を待つ状態にある。同時にビ
ット線選択トランジスタＴ ｒ ３ ｒＴ ｒ ４はオ
ン状態にあり、一対のビット線Ｂ Ｌ、Ｂ Ｌとデータ
書込み制御部３とが接続されている。書込み制御入力部
４より書込みパルス（ＷＥ）がハイレベルになるが、こ
の時点では書込み活性化信号（ＷＥ Ｅ ）は発生せず
データ書込みは行なわれない。次に書込みパルス（ＷＥ
）がハイレベルからロウレベルに変化するエンドエツジ
において、書込み制御信号エンドエツジ検出部７より書
込み活性化パルス（ＷＥＥ）がデータ書込み制御部３お
よびワード線駆動制御部５へ出され、それぞれを書込み
活性状態にする。この時ワード線の信号（ＷＬ）はハイ
レベルとなり、メモリセル選択用トランジスタＴ ｒ
Ｉ ＋ Ｔ ｒ２がオンとなり、メモリセルと一対ビッ
ト線ＢＬ、ＢＬが接続される。さらに、データ書込み制
御部３も書込み活性状態となり、データ入力部１のデー
タに応じてメモリセルへの書込みが行なわれる。
定され、書込み制御信号エンドエツジ検出部７からの書
込み活性化信号（ＷＥＥ）を待つ状態にある。同時にビ
ット線選択トランジスタＴ ｒ ３ ｒＴ ｒ ４はオ
ン状態にあり、一対のビット線Ｂ Ｌ、Ｂ Ｌとデータ
書込み制御部３とが接続されている。書込み制御入力部
４より書込みパルス（ＷＥ）がハイレベルになるが、こ
の時点では書込み活性化信号（ＷＥ Ｅ ）は発生せず
データ書込みは行なわれない。次に書込みパルス（ＷＥ
）がハイレベルからロウレベルに変化するエンドエツジ
において、書込み制御信号エンドエツジ検出部７より書
込み活性化パルス（ＷＥＥ）がデータ書込み制御部３お
よびワード線駆動制御部５へ出され、それぞれを書込み
活性状態にする。この時ワード線の信号（ＷＬ）はハイ
レベルとなり、メモリセル選択用トランジスタＴ ｒ
Ｉ ＋ Ｔ ｒ２がオンとなり、メモリセルと一対ビッ
ト線ＢＬ、ＢＬが接続される。さらに、データ書込み制
御部３も書込み活性状態となり、データ入力部１のデー
タに応じてメモリセルへの書込みが行なわれる。
汎用のＳＲＡＭにおいては、書込みパルスがハイレベル
の全期間中を書込み可能状態と規定しているため、結局
書込み終了時の書込み動作が有効となる。したがって、
本発明のような書込み終了時のパルスエツジにより書込
むことが可能となる。
の全期間中を書込み可能状態と規定しているため、結局
書込み終了時の書込み動作が有効となる。したがって、
本発明のような書込み終了時のパルスエツジにより書込
むことが可能となる。
また、これらの動作時における一対のビット線に供給さ
れる電源電流■。。は、第２図に示すように書込みパル
ス（ＷＥ）のエンドエツジにおいてのみ流れ、その他の
期間は電流を消費しないことになる。
れる電源電流■。。は、第２図に示すように書込みパル
ス（ＷＥ）のエンドエツジにおいてのみ流れ、その他の
期間は電流を消費しないことになる。
以上のように本実施例によれば、書込み制御信号のエン
ドエツジを検出し、書込み終了時にのみ書込み動作を行
なうようにしたことにより、ＳＲＡＭの書込み動作時の
電源消費電流を抑えることができる。
ドエツジを検出し、書込み終了時にのみ書込み動作を行
なうようにしたことにより、ＳＲＡＭの書込み動作時の
電源消費電流を抑えることができる。
なお、本実施例では書込み活性化パルス（ＷＥＥ）によ
りワード線駆動制御部およびデータ書込み制御部を制御
する構成としたが、上記両制御部に同一のパルスを用い
る必要はな（、別々のパルスを用いることも可能であり
、また、データ書込み制御部の替わりにビット線選択用
トランジスタのゲート入力を活性状態制御することもで
きる。
りワード線駆動制御部およびデータ書込み制御部を制御
する構成としたが、上記両制御部に同一のパルスを用い
る必要はな（、別々のパルスを用いることも可能であり
、また、データ書込み制御部の替わりにビット線選択用
トランジスタのゲート入力を活性状態制御することもで
きる。
発明の効果
本発明によれば、書込み制御信号のエンドエツジ検出手
段および書込み活性化パルス制御手段を設けることによ
り、書込み動作時の電源消費電流を抑えるという効果を
得ることができる。
段および書込み活性化パルス制御手段を設けることによ
り、書込み動作時の電源消費電流を抑えるという効果を
得ることができる。
？−−−テ゛−ダ ３乙不１舌〃
図、第２図はそのタイミング図、第３図は従来のＳＲＡ
Ｍの回路構成図、第４図はそのタイミング図である。
Ｍの回路構成図、第４図はそのタイミング図である。
１・・・・・・データ入力部、２・・・・・・データ記
憶部、３・・・・・・データ書込み制御部、４・・・・
・・書込み制御信号入力部、５・・・・・・ワード線駆
動制御部、６・・・・・・メモノセル、７・・・・・・
書込み制御信号エンドエツジ検出部。
憶部、３・・・・・・データ書込み制御部、４・・・・
・・書込み制御信号入力部、５・・・・・・ワード線駆
動制御部、６・・・・・・メモノセル、７・・・・・・
書込み制御信号エンドエツジ検出部。
代理人の氏名 弁理士 粟野重孝 ほか１名第２図
Claims (1)
- データ入力部と、データ記憶部と、これらを繋ぐデー
タ書込み制御部と、上記データ記憶部のワード線駆動制
御部と、書込み制御入力パルスのエンドエッジを検出す
る手段とを備え、上記エンドエッジ検出手段により発生
したパルスにより、上記データ書込み制御部および上記
ワード線駆動制御部をデータ書込み活性状態にする構成
を備えたことを特徴とするスタティック・ランダムアク
セスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220914A JPH0268794A (ja) | 1988-09-02 | 1988-09-02 | スタティック・ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220914A JPH0268794A (ja) | 1988-09-02 | 1988-09-02 | スタティック・ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0268794A true JPH0268794A (ja) | 1990-03-08 |
Family
ID=16758518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220914A Pending JPH0268794A (ja) | 1988-09-02 | 1988-09-02 | スタティック・ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0268794A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265049A (en) * | 1991-04-25 | 1993-11-23 | Oki Electric Industry Co., Ltd. | Serial access memory capable of reading data serially at a speed double the writing speed |
| KR100492996B1 (ko) * | 1998-01-07 | 2005-09-26 | 삼성전자주식회사 | 내부신호발생기의제어신호발생회로와이를이용한반도체장치 |
-
1988
- 1988-09-02 JP JP63220914A patent/JPH0268794A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265049A (en) * | 1991-04-25 | 1993-11-23 | Oki Electric Industry Co., Ltd. | Serial access memory capable of reading data serially at a speed double the writing speed |
| KR100492996B1 (ko) * | 1998-01-07 | 2005-09-26 | 삼성전자주식회사 | 내부신호발생기의제어신호발생회로와이를이용한반도체장치 |
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