JPH04178995A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04178995A JPH04178995A JP2310211A JP31021190A JPH04178995A JP H04178995 A JPH04178995 A JP H04178995A JP 2310211 A JP2310211 A JP 2310211A JP 31021190 A JP31021190 A JP 31021190A JP H04178995 A JPH04178995 A JP H04178995A
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- differential amplifier
- amplifier
- signal
- differential
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、リフレッシュ動作を必要とする半導体記憶装
置に関するもので、主に、ダイナミック型半導体記憶装
置（以下ｒＤＲＡＭＪという）、ψ似ヌタティノク型半
導体記憶装置（以下「疑似ＳＲＡＭＪという）に関する
ものである。
置に関するもので、主に、ダイナミック型半導体記憶装
置（以下ｒＤＲＡＭＪという）、ψ似ヌタティノク型半
導体記憶装置（以下「疑似ＳＲＡＭＪという）に関する
ものである。
〈従来の技術〉
第３図に、従来のＤＲＡＭまたは疑似ＳＲＡＭのうち、
ビット線、差動増幅器、差動増幅器駆動回路の構成図を
示す。第３図に於いて、１は差動増幅器、２は差動増幅
器駆動回路、３は差動増幅器駆動信号線、４はビット線
、１１はＮチャネルトランジスタ、１２はＰチャネルト
ランジスタ、１３は遅延回路を示す。
ビット線、差動増幅器、差動増幅器駆動回路の構成図を
示す。第３図に於いて、１は差動増幅器、２は差動増幅
器駆動回路、３は差動増幅器駆動信号線、４はビット線
、１１はＮチャネルトランジスタ、１２はＰチャネルト
ランジスタ、１３は遅延回路を示す。
次に、第３図に示す回路構成における動作順序を述べる
。まず、差動増幅器活性化信号５が、差動増幅器駆動回
路２に入力されると、前記差動増幅器駆動回路２の中の
ＮチャネルトランジヌタＩＩは、差動増幅器駆動信号線
３にプルダウン信号を出力する。また、Ｐチャネルトラ
ンジスタ１２は、遅延回路１３による遅延時間後、差動
増幅器駆動信号線３にプルアップ信号を出力するっ〈発
明が解決しようとする課題〉 近年、携帯用のコンピュータの需要が太きくなつている
、これら（は電源として、蓄電池を使用しているものが
多い。携帯性という用途から蓄電池によって長時間使用
できることが望まれるが、そのためには、消費電流の低
減が必要であり、また蓄電池の内部抵抗が太きいため、
ピーク電流の低減も必要である。特に、コンピュータが
ＲＡＭ上にデータを保持して待機している状態では、コ
ンピュータの消費電流の大部分をＲＡＭが占めるため、
ＲＡＭの待機時の消費電流及びピーク電流が小さいこと
がより一層望まれる。ＤＲＡＭまたは疑似Ｓ ＲＡ、
Ｍの待機状態での消費電流は、リフレッシュ時間間隔に
反比例する。したがって、ＤＲＡＭまたは疑似ＳＲＡＭ
では、外部とデータの入出力を行う通常動作状態でのり
フレッシュ時間間隔に対して、外部とデータ入出力をし
ないデータの保持のみを行う待機状態でのりフレッシュ
時間間隔を長くして、待機状態での消費電流を下げてい
た。これは、メモリ七ルのリーク電流が十分小さくなる
ことにより、可能であった。
。まず、差動増幅器活性化信号５が、差動増幅器駆動回
路２に入力されると、前記差動増幅器駆動回路２の中の
ＮチャネルトランジヌタＩＩは、差動増幅器駆動信号線
３にプルダウン信号を出力する。また、Ｐチャネルトラ
ンジスタ１２は、遅延回路１３による遅延時間後、差動
増幅器駆動信号線３にプルアップ信号を出力するっ〈発
明が解決しようとする課題〉 近年、携帯用のコンピュータの需要が太きくなつている
、これら（は電源として、蓄電池を使用しているものが
多い。携帯性という用途から蓄電池によって長時間使用
できることが望まれるが、そのためには、消費電流の低
減が必要であり、また蓄電池の内部抵抗が太きいため、
ピーク電流の低減も必要である。特に、コンピュータが
ＲＡＭ上にデータを保持して待機している状態では、コ
ンピュータの消費電流の大部分をＲＡＭが占めるため、
ＲＡＭの待機時の消費電流及びピーク電流が小さいこと
がより一層望まれる。ＤＲＡＭまたは疑似Ｓ ＲＡ、
Ｍの待機状態での消費電流は、リフレッシュ時間間隔に
反比例する。したがって、ＤＲＡＭまたは疑似ＳＲＡＭ
では、外部とデータの入出力を行う通常動作状態でのり
フレッシュ時間間隔に対して、外部とデータ入出力をし
ないデータの保持のみを行う待機状態でのりフレッシュ
時間間隔を長くして、待機状態での消費電流を下げてい
た。これは、メモリ七ルのリーク電流が十分小さくなる
ことにより、可能であった。
ところで、リフレッシュ時間間隔を延ばす手段としでは
、メモリ七ルのリーク電流を減らすことの他に、差動増
幅の感度を上げることも有効である。差動増幅感度ば、
差動増幅器を駆動する電流が大きいほど低下し、小さい
ほど同上する。したがって、リフレッシュ時間間隔をよ
り長くするために、差動増幅器を駆動させる電流を小さ
くし、差動増幅器の感度を向上させるという手段が考え
られる。また、差動増幅器を駆動する電流を小さくする
ことによって、ピーク電流も低減できるという利点もあ
る。しかしながら、差動増幅器を駆動する電流を単純に
小さくした場合、通常の動作状態において、差動増幅に
要する時間が長くなるという不都合が生じる。
、メモリ七ルのリーク電流を減らすことの他に、差動増
幅の感度を上げることも有効である。差動増幅感度ば、
差動増幅器を駆動する電流が大きいほど低下し、小さい
ほど同上する。したがって、リフレッシュ時間間隔をよ
り長くするために、差動増幅器を駆動させる電流を小さ
くし、差動増幅器の感度を向上させるという手段が考え
られる。また、差動増幅器を駆動する電流を小さくする
ことによって、ピーク電流も低減できるという利点もあ
る。しかしながら、差動増幅器を駆動する電流を単純に
小さくした場合、通常の動作状態において、差動増幅に
要する時間が長くなるという不都合が生じる。
そこで、本発明は、待機状態における差動増幅における
差動増幅感度を向上させることによって、リフレッシュ
時間間隔を長くでき、かつ、通常の動作状態では、十分
高速に差動増幅を行なえる半導体記憶装置を提供するも
のである。
差動増幅感度を向上させることによって、リフレッシュ
時間間隔を長くでき、かつ、通常の動作状態では、十分
高速に差動増幅を行なえる半導体記憶装置を提供するも
のである。
〈課頌を解決するための手段〉
第１図は本発明の構成の概念図を示す。本発明の半導体
記憶装置は、ビン）線４，４間の微小電位を差動増幅す
る差動増＠器１と、上記差動増幅器１を動作させるため
に、差動増・幅器駆動信号線３を介して、差動増幅器１
に電流を供給する差動増幅器駆動回路２とを有している
。差動増幅器駆動回路２に（は、差動増幅器活性化信号
５と動作状態を表わす信号６が入力されており、信号６
により差動増幅器に流れる電流を、通常の動作状態では
大きく、待機状態では小さくする切り換え回路を有する
ことを特徴とする。
記憶装置は、ビン）線４，４間の微小電位を差動増幅す
る差動増＠器１と、上記差動増幅器１を動作させるため
に、差動増・幅器駆動信号線３を介して、差動増幅器１
に電流を供給する差動増幅器駆動回路２とを有している
。差動増幅器駆動回路２に（は、差動増幅器活性化信号
５と動作状態を表わす信号６が入力されており、信号６
により差動増幅器に流れる電流を、通常の動作状態では
大きく、待機状態では小さくする切り換え回路を有する
ことを特徴とする。
〈作用〉
上記本発明を用いることにより、差動増幅器駆動回路２
が、通常の動作状態においては、差動増幅器ｌに比較的
大きな電流を供給し、待機状態においては、差動増幅器
］に比較的小さな電流を供給する。したがって、通常の
動作状態では差動増幅が高速に行われ、待機状態では、
差動増幅を高感度で行うことが可能となる。
が、通常の動作状態においては、差動増幅器ｌに比較的
大きな電流を供給し、待機状態においては、差動増幅器
］に比較的小さな電流を供給する。したがって、通常の
動作状態では差動増幅が高速に行われ、待機状態では、
差動増幅を高感度で行うことが可能となる。
く実施例〉
以下、実施例に基づいて、本発明の詳細な説明する。
第２図は、疑似ＳＲＡＭにおける実施例の回路構成図を
示す。第２図に於いて、ｌは、ビット線４．４間の微小
電位を差動増幅する差動増幅器、２は、前記差動増幅器
ｌを動作させるために、差動増幅器に電流を供給する差
動増幅器駆動回路、３は差動増幅器駆動信号線、５は差
動増幅器活性化信号、６は待機状健か否かを表わす信号
、１０、ＩＩはＮチャネルトランジスタ、１２はＰチャ
ネルトランジスタ、１３．１４は遅延回路を示す。
示す。第２図に於いて、ｌは、ビット線４．４間の微小
電位を差動増幅する差動増幅器、２は、前記差動増幅器
ｌを動作させるために、差動増幅器に電流を供給する差
動増幅器駆動回路、３は差動増幅器駆動信号線、５は差
動増幅器活性化信号、６は待機状健か否かを表わす信号
、１０、ＩＩはＮチャネルトランジスタ、１２はＰチャ
ネルトランジスタ、１３．１４は遅延回路を示す。
第６図は、疑似ＳＲＡＭにおける前記信号６の発生回路
を示し、第７図は、第６図の回路の各部の信号波形図を
示す。前記信号６は、ＣＥがＨ状軽のときにＲＦＳＨが
゛Ｈ＃状態に遷移すると、タイマー７が始動し、一定時
間経過すると”Ｈ″レベルなる。また、ＲＦＳＨが゛Ｌ
″レベルになると信号６は″′Ｌ″レベルとなる。捷だ
、Ｎチャネルトランジスタ１０．１１は差動増幅器駆動
信号線３にプルダウン信号を出力するが、Ｎチャネルト
ランジスタ１１よりも、駆動能力は、小さくなっている
。
を示し、第７図は、第６図の回路の各部の信号波形図を
示す。前記信号６は、ＣＥがＨ状軽のときにＲＦＳＨが
゛Ｈ＃状態に遷移すると、タイマー７が始動し、一定時
間経過すると”Ｈ″レベルなる。また、ＲＦＳＨが゛Ｌ
″レベルになると信号６は″′Ｌ″レベルとなる。捷だ
、Ｎチャネルトランジスタ１０．１１は差動増幅器駆動
信号線３にプルダウン信号を出力するが、Ｎチャネルト
ランジスタ１１よりも、駆動能力は、小さくなっている
。
次に、通常の動作状態における回路動作について述べる
。通常の動作状態においては、信号６がＩＩ Ｌ ＃
レベルになる。このとき、差動増幅駆動回路３、第３図
における前記従来のＤＲＡＭ内の差動増幅駆動回路２と
同じタイミングで動作する。第２図のＮチャネルトラン
ジスタ１１と第３図のＮチャネルトランジスタ１１の駆
動能力は同じとする。動作波形の概念図を第４図に示す
。差動増幅器活性化信号５がＨ＃ レベルとなると、Ｎ
チャネルトランジスタ１１が差動増幅器駆動信号を出力
し、遅延回路１３による遅延時間後、Ｐチャネルトラン
ジスタ１２が、差動増幅器駆動信号を発生する。
。通常の動作状態においては、信号６がＩＩ Ｌ ＃
レベルになる。このとき、差動増幅駆動回路３、第３図
における前記従来のＤＲＡＭ内の差動増幅駆動回路２と
同じタイミングで動作する。第２図のＮチャネルトラン
ジスタ１１と第３図のＮチャネルトランジスタ１１の駆
動能力は同じとする。動作波形の概念図を第４図に示す
。差動増幅器活性化信号５がＨ＃ レベルとなると、Ｎ
チャネルトランジスタ１１が差動増幅器駆動信号を出力
し、遅延回路１３による遅延時間後、Ｐチャネルトラン
ジスタ１２が、差動増幅器駆動信号を発生する。
次に、待機状態における回路動作について述べる。待機
状態においては、信号６が゛Ｈ″レベルになる。差動増
幅器活性化信号５が゛Ｈ″レベルになると、Ｎチャネル
トランジスタ１０が差動増幅器駆動信号を出力する。こ
のとき、Ｎチャネルトランシヌタ］ＯＩ″ｉ、Ｎチャネ
ルトランジスタ１１よりも駆動能力が小さいので、差動
増幅器駆動信号電流ｉ４、通常の動作状をよりも小さい
。第５図に待機状態における動作波形の概念図を示す。
状態においては、信号６が゛Ｈ″レベルになる。差動増
幅器活性化信号５が゛Ｈ″レベルになると、Ｎチャネル
トランジスタ１０が差動増幅器駆動信号を出力する。こ
のとき、Ｎチャネルトランシヌタ］ＯＩ″ｉ、Ｎチャネ
ルトランジスタ１１よりも駆動能力が小さいので、差動
増幅器駆動信号電流ｉ４、通常の動作状をよりも小さい
。第５図に待機状態における動作波形の概念図を示す。
遅延回路１４による遅延時間後、Ｎチャネルトランジス
タ１１が活性化する。遅延回路１３による遅延時間後、
Ｐチャネルトランジスタ１２が差動増幅器駆動信号を発
生する。
タ１１が活性化する。遅延回路１３による遅延時間後、
Ｐチャネルトランジスタ１２が差動増幅器駆動信号を発
生する。
以上の様に、待機状■の差動増幅器駆動電流（は通常の
動作状態の差動増幅器駆動電流よりも小さくなる。した
がって、通常の動作状■では、差動増幅を高速に行うこ
とができ、待機状態では、差動増幅を高感度に行うこと
ができる。
動作状態の差動増幅器駆動電流よりも小さくなる。した
がって、通常の動作状■では、差動増幅を高速に行うこ
とができ、待機状態では、差動増幅を高感度に行うこと
ができる。
第８図に、ＤＲＡＭの場合の前記信号６０発生回路を示
す。また、第９図に、第８図の回路の各部の信号波形図
を示す。
す。また、第９図に、第８図の回路の各部の信号波形図
を示す。
ＲＡＳビフォアＣＡＳリフレッシュモードに於いて、Ｃ
ＡＳ信号の立ち下がり後、所定の時間（タイマー７に設
定されている時間）内にＲＡＳ信号が立ち下がらなけれ
ば、待機状態に入り、信号６がＶ″Ｈ“レベルとなる。
ＡＳ信号の立ち下がり後、所定の時間（タイマー７に設
定されている時間）内にＲＡＳ信号が立ち下がらなけれ
ば、待機状態に入り、信号６がＶ″Ｈ“レベルとなる。
また、ＣＡ、 Ｓ信号の立ち土かりによって、待機状軸
ハ終了し、信＋ｊ６ば゛Ｌ＃レベルに戻る。
ハ終了し、信＋ｊ６ば゛Ｌ＃レベルに戻る。
また、これまでの説明では、プルダウン動作に対する差
動増幅器駆動電流の大きさを変えることについて述べた
が、プルアップ動作に対しても適用可能である。
動増幅器駆動電流の大きさを変えることについて述べた
が、プルアップ動作に対しても適用可能である。
〈発明の効果〉
以上、詳細に説明した様に、本発明により、待機状態に
おける差動増幅感度を向上させることによって、リフレ
ッシュ時間間隔を長くでき、且つ、通常の動作状態では
十分高速に差動増幅を行うことができる。従来の半導体
記憶装置と同じ消費電流で比較すると、通常の動作状態
では、差動増幅はより高速に、待機状態では、差動増幅
感度がより良好になる最適状態を得ることができる。
おける差動増幅感度を向上させることによって、リフレ
ッシュ時間間隔を長くでき、且つ、通常の動作状態では
十分高速に差動増幅を行うことができる。従来の半導体
記憶装置と同じ消費電流で比較すると、通常の動作状態
では、差動増幅はより高速に、待機状態では、差動増幅
感度がより良好になる最適状態を得ることができる。
第１図は、本発明の構成の概念図である。
第２図は、本発明の一実施例の回路構成図である。
第３図は、従来例の回路構成図である。
第４図は、通常の動作状■（でおける動作波形の概念図
である。 第５図は、待機状態１・でおける動作波形の概念図であ
る。 第６図は、疑似ＳＲＡＭの場合の信号６の発生回路を示
す図である。 第７図は、第６図の回路各部の信号波形図である。 第８図は、ＤＲＡＭの場合の信号６の発生回路を示す図
である。 第９図は、第８図の回路各部の信号波形図であるっ 符号の説明 ｌ：差動増幅器、 ２：差動増幅器駆動回路、３：差動
増幅器駆動信号線、 ４：ビット線、５：差動増幅器活
性化信号、 ６：待機状態であることを表わす信号、
７：タイマー、 ］０゜＋ １ ：Ｎチャネルトラン
ジスタ、 ＋２：Ｐチャネルトランジスタ、 １３．
１４：遅延回路。 代理人 弁理士 梅 １） 勝（他２名）第３図 石４図 第５図 第６図 第７図
である。 第５図は、待機状態１・でおける動作波形の概念図であ
る。 第６図は、疑似ＳＲＡＭの場合の信号６の発生回路を示
す図である。 第７図は、第６図の回路各部の信号波形図である。 第８図は、ＤＲＡＭの場合の信号６の発生回路を示す図
である。 第９図は、第８図の回路各部の信号波形図であるっ 符号の説明 ｌ：差動増幅器、 ２：差動増幅器駆動回路、３：差動
増幅器駆動信号線、 ４：ビット線、５：差動増幅器活
性化信号、 ６：待機状態であることを表わす信号、
７：タイマー、 ］０゜＋ １ ：Ｎチャネルトラン
ジスタ、 ＋２：Ｐチャネルトランジスタ、 １３．
１４：遅延回路。 代理人 弁理士 梅 １） 勝（他２名）第３図 石４図 第５図 第６図 第７図
Claims (1)
- １、ビット線間の微小電位を差動増幅する差動増幅器と
、上記差動増幅器を動作させるために上記差動増幅器に
電流を供給する差動増幅器駆動回路とを有し、少なくと
も、外部とデータの入出力を行う通常の動作状態とデー
タの保持のみを行う待機状態との、２つの状態を有する
半導体記憶装置において、動作状態を表わす信号により
、前記差動増幅器を駆動させる電流を、上記通常の動作
状態では大きく、上記待機状態では小さくする切り換え
回路を有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310211A JPH04178995A (ja) | 1990-11-14 | 1990-11-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310211A JPH04178995A (ja) | 1990-11-14 | 1990-11-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04178995A true JPH04178995A (ja) | 1992-06-25 |
Family
ID=18002535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2310211A Pending JPH04178995A (ja) | 1990-11-14 | 1990-11-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04178995A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5942919A (en) * | 1997-06-25 | 1999-08-24 | Sun Microsystems, Inc. | Differential receiver including an enable circuit |
| US5942918A (en) * | 1997-06-25 | 1999-08-24 | Sun Microsystems, Inc. | Method for resolving differential signals |
| US5955894A (en) * | 1997-06-25 | 1999-09-21 | Sun Microsystems, Inc. | Method for controlling the impedance of a driver circuit |
| US5982191A (en) * | 1997-06-25 | 1999-11-09 | Sun Microsystems, Inc. | Broadly distributed termination for buses using switched terminator logic |
| US5990701A (en) * | 1997-06-25 | 1999-11-23 | Sun Microsystems, Inc. | Method of broadly distributing termination for buses using switched terminators |
| US6060907A (en) * | 1997-06-25 | 2000-05-09 | Sun Microsystems, Inc. | Impedance control circuit |
| US6085033A (en) * | 1997-06-25 | 2000-07-04 | Sun Microsystems, Inc. | Method for determining bit element values for driver impedance control |
-
1990
- 1990-11-14 JP JP2310211A patent/JPH04178995A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5942919A (en) * | 1997-06-25 | 1999-08-24 | Sun Microsystems, Inc. | Differential receiver including an enable circuit |
| US5942918A (en) * | 1997-06-25 | 1999-08-24 | Sun Microsystems, Inc. | Method for resolving differential signals |
| US5955894A (en) * | 1997-06-25 | 1999-09-21 | Sun Microsystems, Inc. | Method for controlling the impedance of a driver circuit |
| US5982191A (en) * | 1997-06-25 | 1999-11-09 | Sun Microsystems, Inc. | Broadly distributed termination for buses using switched terminator logic |
| US5990701A (en) * | 1997-06-25 | 1999-11-23 | Sun Microsystems, Inc. | Method of broadly distributing termination for buses using switched terminators |
| US6060907A (en) * | 1997-06-25 | 2000-05-09 | Sun Microsystems, Inc. | Impedance control circuit |
| US6085033A (en) * | 1997-06-25 | 2000-07-04 | Sun Microsystems, Inc. | Method for determining bit element values for driver impedance control |
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