JPH0268957A - マルチチップパッケージ - Google Patents

マルチチップパッケージ

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Publication number
JPH0268957A
JPH0268957A JP63220870A JP22087088A JPH0268957A JP H0268957 A JPH0268957 A JP H0268957A JP 63220870 A JP63220870 A JP 63220870A JP 22087088 A JP22087088 A JP 22087088A JP H0268957 A JPH0268957 A JP H0268957A
Authority
JP
Japan
Prior art keywords
semiconductor integrated
terminals
ceramic substrate
integrated circuit
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63220870A
Other languages
English (en)
Inventor
Hideki Nishimori
西森　英樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63220870A priority Critical patent/JPH0268957A/ja
Publication of JPH0268957A publication Critical patent/JPH0268957A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路を実装したマルチチップパッ
ケージの構造に関し、特に半導体集積回路の実装構造に
関するものである。
〔従来の技術〕
従来のこの種のマルチチップパッケージにおいて、半導
体集積回路の端子と、これら半導体集積回路を搭載する
セラミック多層配線基板上の電極との接続は、ワイヤボ
ンディング、　ＴＡＢ　（ＴａｐｅＡｕｔｏ＠ａｔｅｄ
　Ｂｏｎｄｉｎｇ）等の、半導体集積回路の周辺部に設
けられた電極と、セラミック基板の電極を金ワイヤやＴ
ＡＢリードによって電気的に接続する方式や、半導体集
積回路の表面に配列されたバンブに、はんだボールを供
給し、こをバンプとセラミック基板上の電極とを対向さ
せてはんだ付けするフリップチップ方式（文献ＩＢＭＪ
　、　ＲＥＳ　、　ＤＥＶＥＬＯＰ　。
ＶＯＬ、２６　Ｎｏ、１）等がある。
がある。
〔発明が解決しようとする課題〕
しかし、最近の半導体集積回路の集積度向上に伴って、
半導体集積回路の入出力端子数も増やす必要があるが、
上述のワイヤボンディング方式。
ＴＡＢ方式では入出力端子の配列ピッチを狭くするには
限界があり、フリップチップ方式ではシリコンチップと
アルミナ系セラミック基板の熱膨張係数の違いによって
はんだ付は部分に応力がかかるため、半導体集積回路の
外形が大きくても、接続に使用できるのは、応力の小さ
い半導体集積回路の中央付近のみであって、いずれの方
式であっても、充分な入出力端子数を使用できないとい
う欠点がある。
〔課題を解決するための手段〕
本発明のマルチチップパッケージは、表面に複数の端子
が設けられたセラミック基板と、前記複数の端子の先端
に接続電極がはんだ付けされた複数の半導体集積回路と
を含んで構成される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。セラミック
基板１の上面には端子２が銀・銅共晶ろうなどによりろ
う付けされており、さらに下面には入出力端子５がろう
付けされている。セラミック基板１の内部には、端子２
間または、端子２とセラミック基板１の入出力端子５の
間を電気的に接続する導体配線６が配置されている。
これらの端子２の先端は、半導体集積回路３の表面に配
列された接続電極（図示せず）と対向して植立されてお
り、端子２と半導体集積回路３とは、錫・鉛共晶はんだ
４により接続される。
以上説明したような構成とすることにより、半導体集積
回路３のシリコンチップと、セラミック基板１との熱膨
張率の違いによる両者の接続部分にかかる相対的な変位
は、間に設けられた端子２の変形によって吸収されるの
で、端子２のろう付は部、及びはんだ付は部にかかる応
力は小さくできる。
また、半導体集積回路３の表面全体を接続に利用して、
多端子の接続が容易に実現可能となる。
なお、上に示した実施例のうち、端子のろう付は材料に
ついては、使用するセラミック基板の耐熱温度により選
択可能であり、ガラスセラミック基板や、表面にポリイ
ミド系有機絶縁材料等を使用した耐熱温度の低い基板に
対しては、金・錫はんだ等が使用できる。
〔発明の効果〕
以上説明したように本発明は、セラミック基板の表面に
複数の端子を設け、この複数の端子の先端に半導体集積
回路の接続電極をはんだ付けすることにより、熱膨張に
よりセラミック基板および半導体集積回路に生じる応力
を小さくでき、半導体集積回路の表面（片側）の全体を
接続に使用して半導体集積回路の多端子の接続が容易に
実現できる効果がある。
絶　　１ ３半導跡４椿口路
【図面の簡単な説明】
第１図は本発明の一実施例の断面図である。 １・・・セラミック基板、２，５・・・端子、３・・・
半導体集積回路、４・・・はんだ。

Claims (1)

    【特許請求の範囲】
  1. 　表面に複数の端子が設けられたセラミック基板と、前
    記複数の端子の先端に接続電極がはんだ付けされた複数
    の半導体集積回路とを含むことを特徴とするマルチチッ
    プパッケージ。
JP63220870A 1988-09-02 1988-09-02 マルチチップパッケージ Pending JPH0268957A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63220870A JPH0268957A (ja) 1988-09-02 1988-09-02 マルチチップパッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63220870A JPH0268957A (ja) 1988-09-02 1988-09-02 マルチチップパッケージ

Publications (1)

Publication Number Publication Date
JPH0268957A true JPH0268957A (ja) 1990-03-08

Family

ID=16757833

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63220870A Pending JPH0268957A (ja) 1988-09-02 1988-09-02 マルチチップパッケージ

Country Status (1)

Country Link
JP (1) JPH0268957A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870132A (en) * 1991-05-14 1999-02-09 Seiko Epson Corporation Laser beam scanning image forming apparatus having two-dimensionally disposed light emitting portions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870132A (en) * 1991-05-14 1999-02-09 Seiko Epson Corporation Laser beam scanning image forming apparatus having two-dimensionally disposed light emitting portions

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