JPH0269944A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPH0269944A JPH0269944A JP63222834A JP22283488A JPH0269944A JP H0269944 A JPH0269944 A JP H0269944A JP 63222834 A JP63222834 A JP 63222834A JP 22283488 A JP22283488 A JP 22283488A JP H0269944 A JPH0269944 A JP H0269944A
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置およびその製造方法に関するもので
あり、特に集積回路に適する化合物半導体装置に関する
ものである。
あり、特に集積回路に適する化合物半導体装置に関する
ものである。
（従来の技術）
ＧａＡｓなどで代表される化合物半導体では１）電子の
移動度が高い、２）電子の飽和速度が早い３）半絶縁化
できる４）耐反射線特性に優れるなど数々の利点を有す
る。このため化合物半導体を用いた集積回路の研究開発
が活発化しており一部には商品化されたものもある。こ
れらの集積回路のに用いられる能動素子には、ヘテロ接
合バイポーラトランジスタ（ＨＢＴ）のようなバイポー
ラ型デバイスと電界効果トランジスタ（ＦＥＴ）のよう
なユニポーラ型デバイスとがある。一般にバイポーラ型
デバイスは電流駆動能力に優れ高速性ならびに低１／ｆ
雑音特性を有するが、消費電力が大きいという欠点をも
っている。これに対しユニポーラ型デバイスは低消費電
力で低高周波雑音特性を有するが、電流駆動能力が劣り
さらに１／ｆ雑音が太きいという欠点をもっている。こ
のためＳｉデバイスでのＢｉＣＭＯ８（パイシーモス）
のように、化合物バイポーラデバイスと化合物ユニポー
ラデバイスを同一の半導体チップ上に集積化し互いの弱
点を補い合いながら、両方の長所を最大限引き出すため
の研究開発が行なわれている。
移動度が高い、２）電子の飽和速度が早い３）半絶縁化
できる４）耐反射線特性に優れるなど数々の利点を有す
る。このため化合物半導体を用いた集積回路の研究開発
が活発化しており一部には商品化されたものもある。こ
れらの集積回路のに用いられる能動素子には、ヘテロ接
合バイポーラトランジスタ（ＨＢＴ）のようなバイポー
ラ型デバイスと電界効果トランジスタ（ＦＥＴ）のよう
なユニポーラ型デバイスとがある。一般にバイポーラ型
デバイスは電流駆動能力に優れ高速性ならびに低１／ｆ
雑音特性を有するが、消費電力が大きいという欠点をも
っている。これに対しユニポーラ型デバイスは低消費電
力で低高周波雑音特性を有するが、電流駆動能力が劣り
さらに１／ｆ雑音が太きいという欠点をもっている。こ
のためＳｉデバイスでのＢｉＣＭＯ８（パイシーモス）
のように、化合物バイポーラデバイスと化合物ユニポー
ラデバイスを同一の半導体チップ上に集積化し互いの弱
点を補い合いながら、両方の長所を最大限引き出すため
の研究開発が行なわれている。
第４図は従来例のＡｌＧａＡｓ／ＧａＡｓ ＨＢＴとＧ
ａＡｓＦＥＴの混成集積回路である。この図において半
絶縁性ＧａＡｓ基板３０上の１部分にＭＯＣＶＤ法によ
る選択エピタキシャル成長法により成長されたｎ”−Ｇ
ａＡｓ層３２、ｒｒ−ＧａＡｓ層３３、ｐ”−ＧａＡｓ
層３３、ｐ＋−ＧａＡｓ層３４、ｎ−ＡｌＧａＡｓ層３
５、ｎ”−ＧａＡｓ層３６からなる結晶構造上にＡｕＧ
ｅＮｉからなるエミッタ電極３７、ＡｕＭｎＮｉからな
るベース電極３９、ならびにＡｕＧｅＮｉからなるコレ
クタ電極３２が形成されＨＢＴが構成されている。さら
にＧａＡｓ基板３０上の他の部分には、ＭＯＣＶＤ法に
より選択エピタキシャル成長されたｎ−ＧａＡｓ層３１
が備えられ、ＡＩからなるショットキーゲート電極４１
ならびにＡｕＧｅ−Ｎｉからなるソース電極４０とドレ
イン電極４２が設けられ、ＧａＡｓＦＥＴが構成されて
いる。
ａＡｓＦＥＴの混成集積回路である。この図において半
絶縁性ＧａＡｓ基板３０上の１部分にＭＯＣＶＤ法によ
る選択エピタキシャル成長法により成長されたｎ”−Ｇ
ａＡｓ層３２、ｒｒ−ＧａＡｓ層３３、ｐ”−ＧａＡｓ
層３３、ｐ＋−ＧａＡｓ層３４、ｎ−ＡｌＧａＡｓ層３
５、ｎ”−ＧａＡｓ層３６からなる結晶構造上にＡｕＧ
ｅＮｉからなるエミッタ電極３７、ＡｕＭｎＮｉからな
るベース電極３９、ならびにＡｕＧｅＮｉからなるコレ
クタ電極３２が形成されＨＢＴが構成されている。さら
にＧａＡｓ基板３０上の他の部分には、ＭＯＣＶＤ法に
より選択エピタキシャル成長されたｎ−ＧａＡｓ層３１
が備えられ、ＡＩからなるショットキーゲート電極４１
ならびにＡｕＧｅ−Ｎｉからなるソース電極４０とドレ
イン電極４２が設けられ、ＧａＡｓＦＥＴが構成されて
いる。
（発明が解決しようとする問題点）
前記の従来例においては、ＨＢＴとＦＥＴの能動層は選
択エピタキシャル成長により形成されるが、選択エピタ
キシャル成長法では、微細でかつ形状が異なる構造に対
しては均一性が十分でなく、特にＦＥＴのしきい値電圧
ＶＴがバラツキ、さらに製造工程が長くなりコストが高
くなるほどの欠点があった。
択エピタキシャル成長により形成されるが、選択エピタ
キシャル成長法では、微細でかつ形状が異なる構造に対
しては均一性が十分でなく、特にＦＥＴのしきい値電圧
ＶＴがバラツキ、さらに製造工程が長くなりコストが高
くなるほどの欠点があった。
本発明の目的は前記欠点を除去し、選択エピタキシャル
成長技術に依らず、均一性が良く、工程が短縮できる全
面エピタキシャル成長技術のみを用いて化合物ＨＢＴ、
ＦＥＴ混成集積回路を提供することにある。
成長技術に依らず、均一性が良く、工程が短縮できる全
面エピタキシャル成長技術のみを用いて化合物ＨＢＴ、
ＦＥＴ混成集積回路を提供することにある。
（問題点を解決するための手段）
上記目的を達成するために、本発明の化合物半導体装置
はヘテロ接合バイポーラトランジスタとｔ 界効果トラ
ンジスタが同一の半導体チップ上に構成された半導体装
置において、半絶縁性化合物半導体基板上に順に第１導
電型の第１の半導体層、高濃度の第１導電型の第２の半
導体層が形成された半導体基体上の所定の位置に、コレ
クタ層となる第１導電型の第３の半導体層と、ベース層
となる高濃度の第２導電型の第４の半導体層と、前記第
４の半導体層よりバンドギャップが広くエミッタ層とな
る第１導電型の第５の半導体層と、キャップ層となる高
濃度の第１導電型の第６の半導体層を備えたベテロ接合
バイポーラトランジスタが構成され、前記半導体基体上
の他の所定の位置の前記第２の半導体層が除去され、露
出された前記第１の半導体層上にゲート電極となるショ
ットキー金属が設けられ、該ゲート電極を挾みかつ平行
して隣接した第２の半導体層上にドレイン電極およびソ
ース電極となるオーミック金属を備えた電界効果トラン
ジスタが構成され、これらトランジスタ間には素子間分
離領域が形成されていることを特徴としている。さらに
上記構造を実現するための製造方法は、半絶縁性化合物
半導体基板上全面に第１導電型の第１の半導体層、高濃
度の第１導電型の第２の半導体層、第１導電型の第３の
半導体層、高濃度の第２導電型の第４の半導体層、前記
第４の半導体層よりバンドギャップが広い第１導電型の
第５の半導体層、高濃度の第１導電型の第６の半導体層
を順次形成する工程と、ヘテロ接合バイポーラトランジ
スタのエミッタ電極を設ける所定の位置を除いて前記第
６および第５の半導体層をエツチングし、ベース電極を
設ける第４の半導体層を露出しさらに該エミッタ電極、
該ベース電極を設ける位置を除いて、前記第４および第
３の半導体層をエツチングして前記第２の半導体層を露
出する工程と、前記第６．第４の半導体層上に各々エミ
ッタ電極、ベース電極となるオーミック金属を被着しさ
らに該第２の半導体層上の第３の半導体層に隣接した位
置にコレクタ電極となるオーミック金属を被着する工程
と、電界効果トランジスタのゲート電極を設ける所定の
位置の前記第２の半導体層をエツチングし第１の半導体
層を露出させ、この位置にショットキー金属を被着する
工程と、該ショットキー金属を挾みかつ平行して隣接し
た第２の半導体層上にドレイン電極およびソース電極と
なるオーミック金属を被着する工程と、ヘテロ接合バイ
ポーラトランジスタと電界効果トランジスタの周囲の第
２および第１の半導体層エツチングして除去するかある
いはこの第２および第１の半導体層中にアイソレーショ
ンイオン注入をする工程を含むことを特徴としている。
はヘテロ接合バイポーラトランジスタとｔ 界効果トラ
ンジスタが同一の半導体チップ上に構成された半導体装
置において、半絶縁性化合物半導体基板上に順に第１導
電型の第１の半導体層、高濃度の第１導電型の第２の半
導体層が形成された半導体基体上の所定の位置に、コレ
クタ層となる第１導電型の第３の半導体層と、ベース層
となる高濃度の第２導電型の第４の半導体層と、前記第
４の半導体層よりバンドギャップが広くエミッタ層とな
る第１導電型の第５の半導体層と、キャップ層となる高
濃度の第１導電型の第６の半導体層を備えたベテロ接合
バイポーラトランジスタが構成され、前記半導体基体上
の他の所定の位置の前記第２の半導体層が除去され、露
出された前記第１の半導体層上にゲート電極となるショ
ットキー金属が設けられ、該ゲート電極を挾みかつ平行
して隣接した第２の半導体層上にドレイン電極およびソ
ース電極となるオーミック金属を備えた電界効果トラン
ジスタが構成され、これらトランジスタ間には素子間分
離領域が形成されていることを特徴としている。さらに
上記構造を実現するための製造方法は、半絶縁性化合物
半導体基板上全面に第１導電型の第１の半導体層、高濃
度の第１導電型の第２の半導体層、第１導電型の第３の
半導体層、高濃度の第２導電型の第４の半導体層、前記
第４の半導体層よりバンドギャップが広い第１導電型の
第５の半導体層、高濃度の第１導電型の第６の半導体層
を順次形成する工程と、ヘテロ接合バイポーラトランジ
スタのエミッタ電極を設ける所定の位置を除いて前記第
６および第５の半導体層をエツチングし、ベース電極を
設ける第４の半導体層を露出しさらに該エミッタ電極、
該ベース電極を設ける位置を除いて、前記第４および第
３の半導体層をエツチングして前記第２の半導体層を露
出する工程と、前記第６．第４の半導体層上に各々エミ
ッタ電極、ベース電極となるオーミック金属を被着しさ
らに該第２の半導体層上の第３の半導体層に隣接した位
置にコレクタ電極となるオーミック金属を被着する工程
と、電界効果トランジスタのゲート電極を設ける所定の
位置の前記第２の半導体層をエツチングし第１の半導体
層を露出させ、この位置にショットキー金属を被着する
工程と、該ショットキー金属を挾みかつ平行して隣接し
た第２の半導体層上にドレイン電極およびソース電極と
なるオーミック金属を被着する工程と、ヘテロ接合バイ
ポーラトランジスタと電界効果トランジスタの周囲の第
２および第１の半導体層エツチングして除去するかある
いはこの第２および第１の半導体層中にアイソレーショ
ンイオン注入をする工程を含むことを特徴としている。
（作用）
本発明においてはＨＢＴの結晶構造においてサブコレク
タ層となる高濃度の第１導電型の第２の半導体層の下側
に、ＦＥＴの能動層となる第１導電型の第１の半導体層
を設けているため、ＨＢＴにとっては第１の半導体層は
動作の障害とならず、さらにＦＥＴにとっては前記第２
の半導体層はオーミックコンタクト低減用の高濃度層と
して用い、リセスゲート構造によりＦＥＴを実現できる
。このため選択エビ成長に依らず、全面エピタキシャル
成長により全ての結晶構造を形成できるため、均一性が
向上するばかりでなく、結晶成長の工程も短縮できると
いう大きなメリットを有している。
タ層となる高濃度の第１導電型の第２の半導体層の下側
に、ＦＥＴの能動層となる第１導電型の第１の半導体層
を設けているため、ＨＢＴにとっては第１の半導体層は
動作の障害とならず、さらにＦＥＴにとっては前記第２
の半導体層はオーミックコンタクト低減用の高濃度層と
して用い、リセスゲート構造によりＦＥＴを実現できる
。このため選択エビ成長に依らず、全面エピタキシャル
成長により全ての結晶構造を形成できるため、均一性が
向上するばかりでなく、結晶成長の工程も短縮できると
いう大きなメリットを有している。
（実施例）
第１図、第２図は本発明の化合物半導体装置に関する実
施例で、第３図はその製造方法に関する本発明の実施例
である。
施例で、第３図はその製造方法に関する本発明の実施例
である。
第１図においてｎ”−ＧａＡｓ層（濃度５×１０１８ｃ
ｍ−３、厚さ１０００人）６からなるエミッタ電極７が
設けられ、ｎ−ＡｌＧａＡｓ層（濃度３ Ｘ １０１１
０ｌ７”、厚さ１５００人）５とヘテロ接合を形成する
ｐ＋−ＧａＡｓ（濃度４×１０１９ｃｍ−３、厚さ６０
０Ａ）４の表面にＡｕＭｎＮｉからなるベース電極８が
設けられている。ｎ−ＧａＡｓ層（濃度５ Ｘ １０１
６ｃｍ−３、厚さ３０００人）３からなるコレクタ層は
ｎ＋−ＧａＡｓ層（濃度５×１０１８ｃｍ−３、厚さ４
０００人）２からなるサブコレクタ層と接し、ｎ”−Ｇ
ａＡｓ層２の表面にはＡｕＧｅＮｉからなるコレクタ電
極９が設けられＡｌＧａＡｓ／ＧａＡｓ ＨＢＴが構成
されている。ｎ＋−ＧａＡｓ層２の下にはｎ−ＧａＡｓ
層１が設けられているが、これはＨＢＴの動作には影響
を与えない。このｎ−ＧａＡｓ層１の厚さＤｌと濃度ｎ
の間曹込 ７・＼ の関係がある。（１）式において８８はＧａＡｓの誘電
率、ｑは電子の電荷、■ｂｉはＡＩとＧａＡｓとのショ
ットキー接合内臓電圧で０．７５Ｖ程度、ｋはボルツマ
ン定数、Ｔは温度、ｖＴはＧａＡｓ ＦＥＴのしきい値
電圧である。
ｍ−３、厚さ１０００人）６からなるエミッタ電極７が
設けられ、ｎ−ＡｌＧａＡｓ層（濃度３ Ｘ １０１１
０ｌ７”、厚さ１５００人）５とヘテロ接合を形成する
ｐ＋−ＧａＡｓ（濃度４×１０１９ｃｍ−３、厚さ６０
０Ａ）４の表面にＡｕＭｎＮｉからなるベース電極８が
設けられている。ｎ−ＧａＡｓ層（濃度５ Ｘ １０１
６ｃｍ−３、厚さ３０００人）３からなるコレクタ層は
ｎ＋−ＧａＡｓ層（濃度５×１０１８ｃｍ−３、厚さ４
０００人）２からなるサブコレクタ層と接し、ｎ”−Ｇ
ａＡｓ層２の表面にはＡｕＧｅＮｉからなるコレクタ電
極９が設けられＡｌＧａＡｓ／ＧａＡｓ ＨＢＴが構成
されている。ｎ＋−ＧａＡｓ層２の下にはｎ−ＧａＡｓ
層１が設けられているが、これはＨＢＴの動作には影響
を与えない。このｎ−ＧａＡｓ層１の厚さＤｌと濃度ｎ
の間曹込 ７・＼ の関係がある。（１）式において８８はＧａＡｓの誘電
率、ｑは電子の電荷、■ｂｉはＡＩとＧａＡｓとのショ
ットキー接合内臓電圧で０．７５Ｖ程度、ｋはボルツマ
ン定数、Ｔは温度、ｖＴはＧａＡｓ ＦＥＴのしきい値
電圧である。
ｎ−ＧａＡｓ層１の厚さは１５７０人、濃度はｌＸ１０
１７ｃｍ ’である。この場合のｖＴは一１■である。
１７ｃｍ ’である。この場合のｖＴは一１■である。
前記ＧａＡｓ層２は、ＧａＡｓＦＥＴの低オーミツクコ
ンタクト用の高濃度層としても用いられ、この層上にＡ
ｕＧｅＮｉからソース電極１１および同じ＜ ＡｕＧｅ
Ｎｉからなるドレイン電極１３が設けられている。Ｇａ
Ａｓ ＦＥＴのゲート電極１０はＡ１からなりリセス構
造となっており、前記ＧａＡｓ層１の表面に設けられて
いる。素子間分離領域１５としてＨＢＴおよびＦＥＴの
周囲にはボロンがイオン打ち込みされ絶縁化されている
。第２図の実施例では素子間分離領域１４としてＨＢＴ
およびＦＥＴの周囲がエツチングされデバイスアイソレ
ーションが実現されている。第２図の参照番号は第１図
と共通である。
ンタクト用の高濃度層としても用いられ、この層上にＡ
ｕＧｅＮｉからソース電極１１および同じ＜ ＡｕＧｅ
Ｎｉからなるドレイン電極１３が設けられている。Ｇａ
Ａｓ ＦＥＴのゲート電極１０はＡ１からなりリセス構
造となっており、前記ＧａＡｓ層１の表面に設けられて
いる。素子間分離領域１５としてＨＢＴおよびＦＥＴの
周囲にはボロンがイオン打ち込みされ絶縁化されている
。第２図の実施例では素子間分離領域１４としてＨＢＴ
およびＦＥＴの周囲がエツチングされデバイスアイソレ
ーションが実現されている。第２図の参照番号は第１図
と共通である。
第３図は本発明の実施例の製造方法であるが、同図（ａ
）においてＭＢＥ（分子線エピタキシー）法により半絶
縁性ＧａＡｓ基板１２上にｎ−ＧａＡｓ層１、ｎ”−Ｇ
ａＡｓ層２、ｎ−ＧａＡｓ層３、ｐ”−ＧａＡｓ層４、
ｎ−ＡｌＧａＡｓ層５、ｎ＋ −ＧａＡｓ層６が順次成
長される。（ｂ）においてホトレジスト等をマスクとし
てエミッタメサおよびベースメサを形成する。次に（Ｃ
）においてエミッタキャップ層となるｎ＋−ＧａＡｓ層
６の上にＡｕＧｅＮｉからなるエミッタ電極７と、ベー
ス層となるｐ＋−ＧａＡｓ層４の上にＡｕＧｅＮｉから
なるコレクタ電極９がホトレジストリフトオフ法により
順次形成される。さらに（ｄ）においてホトレジスト１
６をマスクとしてｎ＋−ＧａＡｓ層２をエツチングし、
その後垂直方向からショットキー金属であるＡ１１０を
蒸着する。この後ホトレジストリフトオフ法によりレジ
スト上のＡ１を除去する。次に（ｅ）においてホトレジ
ストリフトオフ法によりＡｕＧｅＮｉからなるソース電
極１１と、ＡｕＧｅＮｉからなるドレイン電極１３を同
時に形成する。
）においてＭＢＥ（分子線エピタキシー）法により半絶
縁性ＧａＡｓ基板１２上にｎ−ＧａＡｓ層１、ｎ”−Ｇ
ａＡｓ層２、ｎ−ＧａＡｓ層３、ｐ”−ＧａＡｓ層４、
ｎ−ＡｌＧａＡｓ層５、ｎ＋ −ＧａＡｓ層６が順次成
長される。（ｂ）においてホトレジスト等をマスクとし
てエミッタメサおよびベースメサを形成する。次に（Ｃ
）においてエミッタキャップ層となるｎ＋−ＧａＡｓ層
６の上にＡｕＧｅＮｉからなるエミッタ電極７と、ベー
ス層となるｐ＋−ＧａＡｓ層４の上にＡｕＧｅＮｉから
なるコレクタ電極９がホトレジストリフトオフ法により
順次形成される。さらに（ｄ）においてホトレジスト１
６をマスクとしてｎ＋−ＧａＡｓ層２をエツチングし、
その後垂直方向からショットキー金属であるＡ１１０を
蒸着する。この後ホトレジストリフトオフ法によりレジ
スト上のＡ１を除去する。次に（ｅ）においてホトレジ
ストリフトオフ法によりＡｕＧｅＮｉからなるソース電
極１１と、ＡｕＧｅＮｉからなるドレイン電極１３を同
時に形成する。
最後に（Ｏにおいてホトレジストをマスクとしてデバイ
スの周囲１３にポロンを選択的にイオン注入する。ある
いは同じホトレジストをマスクとしてデバイスの周囲１
３をエツチングする。
スの周囲１３にポロンを選択的にイオン注入する。ある
いは同じホトレジストをマスクとしてデバイスの周囲１
３をエツチングする。
（発明の効果）
このような発明の化合物半導体装置およびその製造方法
においては選択エピタキシャル成長技術を用いずに、均
一性のよい全面エピタキシャル成長のみを用いて化合物
ＨＢＴと化合物ＦＥＴが同一の半導体チップ上に混成し
て形成できる。このため素子特性が均一となるばかりで
なく、結晶成長工程を短縮することができ、高性能の集
積回路を低コストで提供できるという効果がある。
においては選択エピタキシャル成長技術を用いずに、均
一性のよい全面エピタキシャル成長のみを用いて化合物
ＨＢＴと化合物ＦＥＴが同一の半導体チップ上に混成し
て形成できる。このため素子特性が均一となるばかりで
なく、結晶成長工程を短縮することができ、高性能の集
積回路を低コストで提供できるという効果がある。
なお、本発明の実施例においては化合物半導体基板とし
てＧａＡｓを用いたが、材料はＧａＡｓに限らすＩｎＰ
等いずれでもよい。また素子の集積度に関しては２個に
限らず何個にでも適用できることはいうまでもない。
てＧａＡｓを用いたが、材料はＧａＡｓに限らすＩｎＰ
等いずれでもよい。また素子の集積度に関しては２個に
限らず何個にでも適用できることはいうまでもない。
またＨＢＴのキャップ層にはｎ”−ＧａＡｓを用いたが
、キャップ層はｎ＋−ＩｎＧａＡｓ、 ｎ＋−Ｇｅ等の
半導体でもよい。またＨＢＴのエミッタ・ベース接合部
、ヘース層内、エミッタ・キャップ接合部にグレーデツ
ト構造を用いてもよい。
、キャップ層はｎ＋−ＩｎＧａＡｓ、 ｎ＋−Ｇｅ等の
半導体でもよい。またＨＢＴのエミッタ・ベース接合部
、ヘース層内、エミッタ・キャップ接合部にグレーデツ
ト構造を用いてもよい。
第１図、第２図は本発明の実施例の化合物半導体装置の
断面図で、第３図（ａ）〜（Ｏは本発明の実施例である
製造方法を示す図で、第４図は従来の化合物半導体装置
の断面図である。これらの図において、１・ｎ−ＧａＡ
ｓ層、２．３２・ｎ＋−ＧａＡｓ層、３．３３−ｎ−Ｇ
ａＡｓ層、４．３４・ｐ＋−ＧａＡｓ層、５．３５・ｎ
−ＡｌＧａＡｓ層、６、３６−ｎ十−ＧａＡｓ層、７．
３７−・・エミッタ電極、８゜３８・・・ベース電極、
９，３９・・・コレクタ電極、１０゜４１・・・ゲート
電極、１１．４０・・・ソース電極、１３．４２・・・
ドレイン電極、３１・・・ｎ−ＧａＡｓ層、１２・・・
半絶縁性ＧａＡｓ基板、１４．１５・・・素子間分離領
域、１６・・・ホトレジスト、１０１・ＡｌＧａＡｓ／
ＧａＡｓ ＨＢＴ、１０２・ＧａＡｓ ＦＥＴである。
断面図で、第３図（ａ）〜（Ｏは本発明の実施例である
製造方法を示す図で、第４図は従来の化合物半導体装置
の断面図である。これらの図において、１・ｎ−ＧａＡ
ｓ層、２．３２・ｎ＋−ＧａＡｓ層、３．３３−ｎ−Ｇ
ａＡｓ層、４．３４・ｐ＋−ＧａＡｓ層、５．３５・ｎ
−ＡｌＧａＡｓ層、６、３６−ｎ十−ＧａＡｓ層、７．
３７−・・エミッタ電極、８゜３８・・・ベース電極、
９，３９・・・コレクタ電極、１０゜４１・・・ゲート
電極、１１．４０・・・ソース電極、１３．４２・・・
ドレイン電極、３１・・・ｎ−ＧａＡｓ層、１２・・・
半絶縁性ＧａＡｓ基板、１４．１５・・・素子間分離領
域、１６・・・ホトレジスト、１０１・ＡｌＧａＡｓ／
ＧａＡｓ ＨＢＴ、１０２・ＧａＡｓ ＦＥＴである。
Claims (2)
- （１）ヘテロ接合バイポーラトランジスタと電界効果ト
ランジスタが同一の半導体チップ上に構成された半導体
装置において、ヘテロ接合バイポーラトランジスタは半
絶縁性化合物半導体基板上に、順に第１導電型の第１の
半導体層、高濃度の第１導電型の第２の半導体層が形成
された半導体基体上の所定の位置に、コレクタ層となる
第１導電型の第３の半導体層と、ベース層となる高濃度
の第２導電型の第４の半導体層と、前記第４の半導体層
よりバンドギャップが広くエミッタ層となる第１導電型
の第５の半導体層と、キャップ層となる高濃度の第１導
電型の第６の半導体層とから成る構造を有し、電界効果
トランジスタは前記半導体基体上の他の所定の位置の前
記第２の半導体層が除去され、露出された前記第１の半
導体層上にゲート電極となるショットキー金属が設けら
れ、該ゲート電極の両側でかつ第２の半導体層上にドレ
イン電極およびソース電極となるオーミック金属が形成
された構造を含み、かつこれらのトランジスタの間には
素子間分離領域が形成されていることを特徴とする化合
物半導体装置。 - （２）半絶縁性化合物半導体基板上全面に第１導電型の
第１の半導体層、高濃度の第１導電型の第２の半導体層
、第１導電型の第３の半導体層、高濃度の第２導電型の
第４の半導体層、前記第４の半導体層よりバンドギャッ
プが広い第１導電型の第５の半導体層、高濃度の第１導
電型の第６の半導体層を順次形成する工程と、ヘテロ接
合バイポーラトランジスタのエミッタ電極を設ける所定
の位置を除いて前記第６および第５の半導体層をエッチ
ングし、ベース電極を設ける第４の半導体層を露出し、
さらに該エミッタ電極、該ベース電極を設ける位置を除
いて、前記第４および第３の半導体層をエッチングして
前記第２の半導体層を露出する工程と、前記第６、第４
の半導体層上に各々エミッタ電極、ベース電極となるオ
ーミック金属を被着し、さらに該第２の半導体層上の第
３の半導体層に隣接した位置にコレクタ電極となるオー
ミック金属を被着する工程と、電界効果トランジスタの
ゲート電極を設ける所定の位置の前記第２の半導体層を
エッチングし第１の半導体層を露出させ、この位置にシ
ョットキー金属を被着する工程と、該ショットキー金属
の両側の隣接した第２の半導体層上にドレイン電極およ
びソース電極となるオーミック金属を被着する工程と、
ヘテロ接合バイポーラトランジスタと電界効果トランジ
スタの周囲の第２および第１の半導体層エッチングして
除去するかあるいはこの第２および第１の半導体層中に
アイソレーションイオン注入をする工程を含むことを特
徴とする特許請求の範囲第１項記載の化合物半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222834A JPH0812911B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
| US07/401,161 US5012318A (en) | 1988-09-05 | 1989-09-01 | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222834A JPH0812911B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269944A true JPH0269944A (ja) | 1990-03-08 |
| JPH0812911B2 JPH0812911B2 (ja) | 1996-02-07 |
Family
ID=16788642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222834A Expired - Fee Related JPH0812911B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812911B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368166A (ja) * | 1989-08-05 | 1991-03-25 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
-
1988
- 1988-09-05 JP JP63222834A patent/JPH0812911B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368166A (ja) * | 1989-08-05 | 1991-03-25 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812911B2 (ja) | 1996-02-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |