JPH0269943A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPH0269943A JPH0269943A JP63222833A JP22283388A JPH0269943A JP H0269943 A JPH0269943 A JP H0269943A JP 63222833 A JP63222833 A JP 63222833A JP 22283388 A JP22283388 A JP 22283388A JP H0269943 A JPH0269943 A JP H0269943A
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置およびその製造方法に関するもので
あり、特に集積回路に適する化合物半導体装置に関する
ものである。
あり、特に集積回路に適する化合物半導体装置に関する
ものである。
（従来の技術）
化合物半導体を用いたベテロ接合バイポーラトランジス
タ（ＨＢＴ）は高速性と優れた電流駆動能力からに低１
／ｆ（氏雑音特性を併せもつため超高周波・超高速デジ
タルおよびアナログＩＣ用素子と注目を集めている。こ
のＨＢＴのもつ唯一の欠点は消費電力が大きい仁いう点
である。一方、２次元電子ガス電界効果トランジスタ（
ＦＥＴ）（２ＤＥＧＦＥＴ 、これはＨＥＭＴと同義語
で□ある）は低消費電力性、高速性、低高周波雑音特性
を併せもっているが、電流駆動能力が小さく、ＩＫ雑音
が太きいという欠点をもっている。このためＨＢＴと２
次元電子ガスＦＥＴを同一の半導体チップ上に集積化し
互いの弱点を補い合いながら、両方の長所を最大限引き
出すための研究開発が行なわれている。例えばマイクロ
波モノリシック受信フロントエンドにおいて低雑音増幅
部に２次元電子ガスＦＥＴを用い、局部発振部、混合部
にＨＢＴを用いるような例がある。
タ（ＨＢＴ）は高速性と優れた電流駆動能力からに低１
／ｆ（氏雑音特性を併せもつため超高周波・超高速デジ
タルおよびアナログＩＣ用素子と注目を集めている。こ
のＨＢＴのもつ唯一の欠点は消費電力が大きい仁いう点
である。一方、２次元電子ガス電界効果トランジスタ（
ＦＥＴ）（２ＤＥＧＦＥＴ 、これはＨＥＭＴと同義語
で□ある）は低消費電力性、高速性、低高周波雑音特性
を併せもっているが、電流駆動能力が小さく、ＩＫ雑音
が太きいという欠点をもっている。このためＨＢＴと２
次元電子ガスＦＥＴを同一の半導体チップ上に集積化し
互いの弱点を補い合いながら、両方の長所を最大限引き
出すための研究開発が行なわれている。例えばマイクロ
波モノリシック受信フロントエンドにおいて低雑音増幅
部に２次元電子ガスＦＥＴを用い、局部発振部、混合部
にＨＢＴを用いるような例がある。
第４図は従来例のＡｌＧａＡｓ／ＧａＡｓＨＢＴとＡｌ
ＧａＡｓ／ＧａＡｓ ２ＤＥＧＦＥＴの混成集積回路で
ある。
ＧａＡｓ／ＧａＡｓ ２ＤＥＧＦＥＴの混成集積回路で
ある。
この図において半絶縁性ＧａＡｓ基板３０上の１部分に
ＭＯＣＶＤによる選択エピタキシャル成長法により成長
されたｎ＋−ＧａＡｓ層３３、ｎ−ＧａＡｓ層３４、ｐ
”−ＧａＡｓ層３５、ｎ−ＡｌＧａＡｓ層３６、ｎ＋−
ＧａＡｓ層３７からなる結晶構造上にＡｕＧｅＮｉから
なるエミッタ電極３８、ＡｕＭｎＮｉからなるベース電
極３９、ならびにＡｕＧｅＮｉからなるコレクタ電極４
０が形成されＨＢＴが構成されている。さらにＧａＡｓ
基板３０上の他の部分には、ＭＯＣＶＤ法により選択エ
ピタキシャル成長されたノンドープＧａＡｓ層３１、ｎ
−ＡｌＧａＡｓ層３２からなる結晶構造上にＡＩからな
るゲート電極４１、ＡｕＧｅＮｉからなるソース電極４
２、およびドレイン電極４３が形成されている。第４図
において一点鎖線ＡおよびＢに沿ったバイアス印加時の
バンドダイヤグラムを第５図に示す。第５図における参
照番号は第４図と共通である。第５図Ａは典型的なＨＢ
Ｔ構造で、Ｂは典型的な２ＤＥＧＦＥＴ構造である。
ＭＯＣＶＤによる選択エピタキシャル成長法により成長
されたｎ＋−ＧａＡｓ層３３、ｎ−ＧａＡｓ層３４、ｐ
”−ＧａＡｓ層３５、ｎ−ＡｌＧａＡｓ層３６、ｎ＋−
ＧａＡｓ層３７からなる結晶構造上にＡｕＧｅＮｉから
なるエミッタ電極３８、ＡｕＭｎＮｉからなるベース電
極３９、ならびにＡｕＧｅＮｉからなるコレクタ電極４
０が形成されＨＢＴが構成されている。さらにＧａＡｓ
基板３０上の他の部分には、ＭＯＣＶＤ法により選択エ
ピタキシャル成長されたノンドープＧａＡｓ層３１、ｎ
−ＡｌＧａＡｓ層３２からなる結晶構造上にＡＩからな
るゲート電極４１、ＡｕＧｅＮｉからなるソース電極４
２、およびドレイン電極４３が形成されている。第４図
において一点鎖線ＡおよびＢに沿ったバイアス印加時の
バンドダイヤグラムを第５図に示す。第５図における参
照番号は第４図と共通である。第５図Ａは典型的なＨＢ
Ｔ構造で、Ｂは典型的な２ＤＥＧＦＥＴ構造である。
（発明が解決しようとする問題点）
前記の従来例においては、ＨＢＴと２ＤＥＧＦＥＴの能
動層は選択エピタキシャル成長により形成されるが、選
択エピタキシャル成長法では微細でかつ形状が異なる構
造に対しては均一性が十分でなく、特に２ＤＥＧＦＥＴ
のしきい値電圧■７ならびに最小雑音指数がバラつき、
加えて製造工程が長くなりコストが高くなるほどの欠点
があった。
動層は選択エピタキシャル成長により形成されるが、選
択エピタキシャル成長法では微細でかつ形状が異なる構
造に対しては均一性が十分でなく、特に２ＤＥＧＦＥＴ
のしきい値電圧■７ならびに最小雑音指数がバラつき、
加えて製造工程が長くなりコストが高くなるほどの欠点
があった。
本発明の目的は前記欠点を除去し、選択エピタキシャル
技術に依らず、均一性が良く工程が短縮できる全面エピ
タキシャル成長技術のみを用いて化合物ＨＢＴ、 ＦＥ
Ｔ混成集積回路を提供することにある。
技術に依らず、均一性が良く工程が短縮できる全面エピ
タキシャル成長技術のみを用いて化合物ＨＢＴ、 ＦＥ
Ｔ混成集積回路を提供することにある。
（問題点を解決するための手段）
上記目的を達成するための本発明の化合物半導体装置は
、ヘテロ接合接合バイポーラトランジスタと２次元電子
ガスＦＥＴが同一の半導体チップ上に構成された半導体
装置において、半絶縁性化合物半導体基板上に順に、ノ
ンドープの第１の半導体層、前記第１の半導体層より電
子親和力の小さい第１導電型の第２の半導体層、高濃度
の第１導電型の第３の半導体層が形成された半導体基体
上の所定の位置に、コレクタ層となる第１導電型の第４
の半導体層と、ベース層となる高濃度の第２の導電型の
第５の半導体層と、前記第５の半導体層よりバンドギャ
ップが広く、エミッタ層となる第１導電型の第６の半導
体層と、キャップ層となる高濃度の第７の半導体層とを
備えたベテロ接合バイポーラトランジスタが構成され、
前記半導体基体上の他の所定の位置の前記第３の半導体
層が除去され、露出された前記第２の半導体層上にゲー
ト電極となるショットキー金属が設けられ、該ゲート電
極を挟みかつ平行に隣接した第３の半導体層上にドレイ
ン電極およびソース電極となるオーミック金属を備えた
２次元電子ガスＦＥＴが複数個配置され、これらのトラ
ンジスタの間には素子間分離領域が設けられていること
を特徴とする。さらに上記構造を実現するための製造方
法は、半絶縁性化合物半導体基板全面にノンドープの第
１の半導体層、前記第１の半導体層より電子親和力の小
さい第１導電型の第２の半導体層、高濃度第１導電型の
第３の半導体層、第１導電型の第４の半導体層、高濃度
の第２導電型の第５の半導体層、前記第５の半導体層よ
りバンドギャップが広い第１導電型の第６の半導体層、
高濃度の第１導電型の第７の半導体層を順次形成する工
程と、ヘテロ接合バイポーラトランジスタのエミッタ電
極を設ける所定の位置を除いて前記第７および第６の半
導体層をエツチングし、ベース電極を設ける第５の半導
体層を露出し、さらに該エミッタ電極、該ベース電極を
設ける位置を除いて、前記第５および第４の半導体層を
エツチングして前記第３の半導体層を露出する工程と、
前記第７．第５の半導層上に各々エミッタ電極、ベース
電極となるオーミック金属を被着し、さらに該第３の半
導体層上の第４の半導体層に隣接した位置にコレクタ電
極となるオーミック金属を被着する工程と、２次元電子
ガスＦＥＴのゲート電極を設ける所定の位置の前記第３
の半導体層をエツチングし、第２の半導体層を露出させ
、この位置にショットキー金属を被着する工程と、該シ
ョットキー金属を挟みかつ平行して隣接した第３の半導
体層上にドレイン電極およびソース電極となるオーミッ
ク金属を被着する工程と、ヘテロ接合バイポーラトラン
ジスタと２次元電子ガスＦＥＴの周囲の第３．第２およ
び第１の半導体層中にアイソレーションイオン注入をす
るか、あるいはこの第３．第２および第１の半導体層を
エツチングして除去する工程を含むことを特徴としてい
る。
、ヘテロ接合接合バイポーラトランジスタと２次元電子
ガスＦＥＴが同一の半導体チップ上に構成された半導体
装置において、半絶縁性化合物半導体基板上に順に、ノ
ンドープの第１の半導体層、前記第１の半導体層より電
子親和力の小さい第１導電型の第２の半導体層、高濃度
の第１導電型の第３の半導体層が形成された半導体基体
上の所定の位置に、コレクタ層となる第１導電型の第４
の半導体層と、ベース層となる高濃度の第２の導電型の
第５の半導体層と、前記第５の半導体層よりバンドギャ
ップが広く、エミッタ層となる第１導電型の第６の半導
体層と、キャップ層となる高濃度の第７の半導体層とを
備えたベテロ接合バイポーラトランジスタが構成され、
前記半導体基体上の他の所定の位置の前記第３の半導体
層が除去され、露出された前記第２の半導体層上にゲー
ト電極となるショットキー金属が設けられ、該ゲート電
極を挟みかつ平行に隣接した第３の半導体層上にドレイ
ン電極およびソース電極となるオーミック金属を備えた
２次元電子ガスＦＥＴが複数個配置され、これらのトラ
ンジスタの間には素子間分離領域が設けられていること
を特徴とする。さらに上記構造を実現するための製造方
法は、半絶縁性化合物半導体基板全面にノンドープの第
１の半導体層、前記第１の半導体層より電子親和力の小
さい第１導電型の第２の半導体層、高濃度第１導電型の
第３の半導体層、第１導電型の第４の半導体層、高濃度
の第２導電型の第５の半導体層、前記第５の半導体層よ
りバンドギャップが広い第１導電型の第６の半導体層、
高濃度の第１導電型の第７の半導体層を順次形成する工
程と、ヘテロ接合バイポーラトランジスタのエミッタ電
極を設ける所定の位置を除いて前記第７および第６の半
導体層をエツチングし、ベース電極を設ける第５の半導
体層を露出し、さらに該エミッタ電極、該ベース電極を
設ける位置を除いて、前記第５および第４の半導体層を
エツチングして前記第３の半導体層を露出する工程と、
前記第７．第５の半導層上に各々エミッタ電極、ベース
電極となるオーミック金属を被着し、さらに該第３の半
導体層上の第４の半導体層に隣接した位置にコレクタ電
極となるオーミック金属を被着する工程と、２次元電子
ガスＦＥＴのゲート電極を設ける所定の位置の前記第３
の半導体層をエツチングし、第２の半導体層を露出させ
、この位置にショットキー金属を被着する工程と、該シ
ョットキー金属を挟みかつ平行して隣接した第３の半導
体層上にドレイン電極およびソース電極となるオーミッ
ク金属を被着する工程と、ヘテロ接合バイポーラトラン
ジスタと２次元電子ガスＦＥＴの周囲の第３．第２およ
び第１の半導体層中にアイソレーションイオン注入をす
るか、あるいはこの第３．第２および第１の半導体層を
エツチングして除去する工程を含むことを特徴としてい
る。
（実施例）
第１図、第２図は本発明の化合物半導体装置に関する実
施例で、第３図はその製造方法に関する本発明の実施例
である。
施例で、第３図はその製造方法に関する本発明の実施例
である。
第１図において第７の半導体層のｎ＋−ＧａＡｓ層（濃
度５ Ｘ １０１Ｂ、厚さ１００ＯＡ）７からなるエミ
ッタキャップ層上にＡｕＧｅＮｉからなるエミッタ電極
８が設けられ、第６の半導体層のｎ−ＡｌＧａＡｓ層（
濃度３ Ｘ １０１７ｃｍ−３、厚さ１５００人）６と
ヘテロ接合を形成する第５の半導体層のＰ＋−ＧａＡｓ
（濃度４Ｘ １０’ｃｍ＝、厚さ５００人）５の表面に
ＡｕＭｎＮｉからなるベース電極９が設けられている。
度５ Ｘ １０１Ｂ、厚さ１００ＯＡ）７からなるエミ
ッタキャップ層上にＡｕＧｅＮｉからなるエミッタ電極
８が設けられ、第６の半導体層のｎ−ＡｌＧａＡｓ層（
濃度３ Ｘ １０１７ｃｍ−３、厚さ１５００人）６と
ヘテロ接合を形成する第５の半導体層のＰ＋−ＧａＡｓ
（濃度４Ｘ １０’ｃｍ＝、厚さ５００人）５の表面に
ＡｕＭｎＮｉからなるベース電極９が設けられている。
第４の半導体層としてｎ−ＧａＡｓ層（濃度５×１０１
６ｃｍ−３、厚さ３０００人）４からなるコレクタ層は
第３の半導体層のｎ＋−ＧａＡｓ層（濃度５ Ｘ １０
１８ｃｍ−３、厚さ４０００Ａ）３からなるサブコレク
タ層と接し、ｎ＋ −ＧａＡｓ層３の表面にはＡｕＧｅ
Ｎｉからなるコレクタ電極１０が設けられＡｌＧａＡｓ
／ＧａＡｓ ＨＢＴが構成されている。第３の半導体層
ｎ＋−ＧａＡｓ層３の下に第２の半導体層としてｎ−Ａ
ｌＧａＡｓ層２および第１の半導体層としてノンドープ
ＧａＡｓ層１が設けられているが、ＨＢＴの動作には影
響を与えない。第１図の一点鎖線Ａ−Ａに沿ったバンド
ダイヤグラムを第６図に示す。参照番号は第１図と同じ
・である。サブコレクタ層であるｎ”−ＧａＡｓ層３で
は紙面垂直方向に電流が流れるため、ｎ＋−ＧａＡｓ層
３とｎ−ＡｌＧａＡｓ層２さらにノンドープＧａＡｓ層
１との間に生じている伝導帯底の不連続は全く問題とな
らず、むしろ基板１５とのアイソレーションを良くする
効果を有する。
６ｃｍ−３、厚さ３０００人）４からなるコレクタ層は
第３の半導体層のｎ＋−ＧａＡｓ層（濃度５ Ｘ １０
１８ｃｍ−３、厚さ４０００Ａ）３からなるサブコレク
タ層と接し、ｎ＋ −ＧａＡｓ層３の表面にはＡｕＧｅ
Ｎｉからなるコレクタ電極１０が設けられＡｌＧａＡｓ
／ＧａＡｓ ＨＢＴが構成されている。第３の半導体層
ｎ＋−ＧａＡｓ層３の下に第２の半導体層としてｎ−Ａ
ｌＧａＡｓ層２および第１の半導体層としてノンドープ
ＧａＡｓ層１が設けられているが、ＨＢＴの動作には影
響を与えない。第１図の一点鎖線Ａ−Ａに沿ったバンド
ダイヤグラムを第６図に示す。参照番号は第１図と同じ
・である。サブコレクタ層であるｎ”−ＧａＡｓ層３で
は紙面垂直方向に電流が流れるため、ｎ＋−ＧａＡｓ層
３とｎ−ＡｌＧａＡｓ層２さらにノンドープＧａＡｓ層
１との間に生じている伝導帯底の不連続は全く問題とな
らず、むしろ基板１５とのアイソレーションを良くする
効果を有する。
一方、ｎ＋−ＧａＡｓ層３の一部が除去されｎ−ＡｌＧ
ａＡｓ層２が露出した面にＡ１からなるゲート電極１１
が設けられ、このゲート電極近傍のｎ＋−ＧａＡｓ層３
上にはＡｕＧｅＮｉからなるソース電極１２、ドレイン
電極１３が設けられており、リセスゲート構造の２ＤＥ
ＧＦＥＴが構成されている。ＨＢＴおよび２ＤＥＧＦＥ
Ｔの周囲は素子間を分離領域としてボロンがイオン打ち
込みされ絶縁化されている。第２図の実施例ではＨＢＴ
および２ＤＥＧＦＥＴの周囲はエツチングされ素子間の
分離領域１８（デバイスアイソレーション）が形成され
ている。第２図の参照番号は第１図と共通である。
ａＡｓ層２が露出した面にＡ１からなるゲート電極１１
が設けられ、このゲート電極近傍のｎ＋−ＧａＡｓ層３
上にはＡｕＧｅＮｉからなるソース電極１２、ドレイン
電極１３が設けられており、リセスゲート構造の２ＤＥ
ＧＦＥＴが構成されている。ＨＢＴおよび２ＤＥＧＦＥ
Ｔの周囲は素子間を分離領域としてボロンがイオン打ち
込みされ絶縁化されている。第２図の実施例ではＨＢＴ
および２ＤＥＧＦＥＴの周囲はエツチングされ素子間の
分離領域１８（デバイスアイソレーション）が形成され
ている。第２図の参照番号は第１図と共通である。
第３図は本発明の実施例の製造方法であるが、同図（ａ
）においてＭＢＥ（分子線エピタキシー）法により半絶
縁性ＧａＡｓ基板１５上にノンドープＧａＡｓ層１、ｎ
−ＡｌＧａＡｓ層２ 、ｎ”−ＧａＡｓ層３ 、ｎ−Ｇ
ａＡｓ層４ 、ｐ＋−ＧａＡｓ層５、ｎ−ＡｌＧａＡｓ
層６、ｎ−ＡｌＧａＡｓ層７が順次成長される。（ｂ）
においてホトレジスト等をマスクとしてエミッタメサお
よびベースメサを形成する。次に（Ｃ）において、エミ
ッタキャップ層となるｎ−ＡｌＧａＡｓ層７の上にＡｕ
ＧｅＮｉからなるエミッタ電極８と、ベース層となるｐ
”−ＧａＡｓ層５の上にＡｕＭｎＮｉからなるベース電
極９と、サブコレクタ層となるｎ＋−ＧａＡｓ層３の上
にＡｕＧｅＮｉからなるコレクタ電極１０がホトレジス
トリフトオフ法により順次形成される。さらに（ｄ）に
おいてホトレジスト５１をマスクとしてｎ＋−ＧａＡｓ
層３をエツチングし、その後垂直方向からショットキー
金属であるＡ１１１を蒸着する。この後ホトレジストリ
フトオフ法によりレジスト上のＡ１を除去する。次に（
ｅ）においてホトレジストリフトオフ法によりＡｕＧｅ
Ｎｉからなるソース電極１２と同じ＜ ＡｕＧｅＮｉか
らなるドレイン電極１３を同時に形成する。
）においてＭＢＥ（分子線エピタキシー）法により半絶
縁性ＧａＡｓ基板１５上にノンドープＧａＡｓ層１、ｎ
−ＡｌＧａＡｓ層２ 、ｎ”−ＧａＡｓ層３ 、ｎ−Ｇ
ａＡｓ層４ 、ｐ＋−ＧａＡｓ層５、ｎ−ＡｌＧａＡｓ
層６、ｎ−ＡｌＧａＡｓ層７が順次成長される。（ｂ）
においてホトレジスト等をマスクとしてエミッタメサお
よびベースメサを形成する。次に（Ｃ）において、エミ
ッタキャップ層となるｎ−ＡｌＧａＡｓ層７の上にＡｕ
ＧｅＮｉからなるエミッタ電極８と、ベース層となるｐ
”−ＧａＡｓ層５の上にＡｕＭｎＮｉからなるベース電
極９と、サブコレクタ層となるｎ＋−ＧａＡｓ層３の上
にＡｕＧｅＮｉからなるコレクタ電極１０がホトレジス
トリフトオフ法により順次形成される。さらに（ｄ）に
おいてホトレジスト５１をマスクとしてｎ＋−ＧａＡｓ
層３をエツチングし、その後垂直方向からショットキー
金属であるＡ１１１を蒸着する。この後ホトレジストリ
フトオフ法によりレジスト上のＡ１を除去する。次に（
ｅ）においてホトレジストリフトオフ法によりＡｕＧｅ
Ｎｉからなるソース電極１２と同じ＜ ＡｕＧｅＮｉか
らなるドレイン電極１３を同時に形成する。
最後に（０においてホトレジストをマスクとしてデバイ
スの周囲１７にポロンを選択的にイオン注入する。ある
いは同じホトレジストをマスクとしてデバイスの周囲１
７をエツチングする。
スの周囲１７にポロンを選択的にイオン注入する。ある
いは同じホトレジストをマスクとしてデバイスの周囲１
７をエツチングする。
（発明の効果）
このような発明の化合物半導体装置およびその製造方法
において選択エピタキシャル成長技術を用いずに、均一
性のよい全面エピタキシャル成長のみを用いて化合物Ｈ
ＢＴと２ＤＥＧＦＥＴが同一半導体チップ上に混成して
形成できる。このため、素子特性が均一となるばかりで
なく、結晶成長工程を短縮することができ、高性能の集
積回路を低コストで提供できるという効果がある。
において選択エピタキシャル成長技術を用いずに、均一
性のよい全面エピタキシャル成長のみを用いて化合物Ｈ
ＢＴと２ＤＥＧＦＥＴが同一半導体チップ上に混成して
形成できる。このため、素子特性が均一となるばかりで
なく、結晶成長工程を短縮することができ、高性能の集
積回路を低コストで提供できるという効果がある。
なお、本発明の実施例においては化合物半導体基板とし
てＧａＡｓを用いたが材料はＧａＡｓに限らずＩｎＰ等
いずれでもよい。また原子の集積度に２個に限らず何個
にでも適用できることはいうまでもない。
てＧａＡｓを用いたが材料はＧａＡｓに限らずＩｎＰ等
いずれでもよい。また原子の集積度に２個に限らず何個
にでも適用できることはいうまでもない。
またＨＢＴのキャップ層にはｎ＋−ＧａＡｓを用いたが
、キャップ層はｎ＋−ＩｎＧａＡｓ、 ｎ”−Ｇｅ等の
半導体でもよい。またＨＢＴのエミッタ、ベース接合部
ベース層内、エミッタ・キャップ接合部にグレーデツト
構造を用いてもよい。
、キャップ層はｎ＋−ＩｎＧａＡｓ、 ｎ”−Ｇｅ等の
半導体でもよい。またＨＢＴのエミッタ、ベース接合部
ベース層内、エミッタ・キャップ接合部にグレーデツト
構造を用いてもよい。
第１図、第２図、第３図（ａ）〜（Ｏは本発明の詳細な
説明するための図で、第６図は本発明実施例で示した半
導体装置のエネルギーバンド構造を示す図、第４図は従
来の化合物半導体装置の断面図、第５図Ａ、Ｂはそのエ
ネルギーバンド構造を示す図である。 １、３１−・・ノンドープＧａＡｓ層、２．６．３２．
３６・−・ｎ−ＡｌＧａＡｓ層、３．３３・ｎ＋−Ｇａ
Ａｓ層、４．３４・ｎ−ＧａＡｓ層、５、３５−ｐ”−
ＧａＡｓ層、７．３７−ｎ＋−ＧａＡｓ層、８．３８−
・・エミッタ電極、９，３９・・・ベース電極、１０．
４０・・・コレクタ電極、１１．４１・・・ゲート電極
、１２．４２・・・ソース電極、１３．４３・・・ドレ
イン電極、１５．３０・・・半絶縁性ＧａＡｓ基板、１
４．１７．１８・・・素子間分離領域、１０１・・・Ｈ
ＢＴ、１０２・・・２ＤＥＧＦＥＴ。
説明するための図で、第６図は本発明実施例で示した半
導体装置のエネルギーバンド構造を示す図、第４図は従
来の化合物半導体装置の断面図、第５図Ａ、Ｂはそのエ
ネルギーバンド構造を示す図である。 １、３１−・・ノンドープＧａＡｓ層、２．６．３２．
３６・−・ｎ−ＡｌＧａＡｓ層、３．３３・ｎ＋−Ｇａ
Ａｓ層、４．３４・ｎ−ＧａＡｓ層、５、３５−ｐ”−
ＧａＡｓ層、７．３７−ｎ＋−ＧａＡｓ層、８．３８−
・・エミッタ電極、９，３９・・・ベース電極、１０．
４０・・・コレクタ電極、１１．４１・・・ゲート電極
、１２．４２・・・ソース電極、１３．４３・・・ドレ
イン電極、１５．３０・・・半絶縁性ＧａＡｓ基板、１
４．１７．１８・・・素子間分離領域、１０１・・・Ｈ
ＢＴ、１０２・・・２ＤＥＧＦＥＴ。
Claims (2)
- （１）ヘテロ接合バイポーラトランジスタと２次元電子
ガス電界効果トランジスタが同一の半導体チップ上に構
成された半導体装置において、ヘテロ接合バイポーラト
ランジスタは半絶縁性化合物半導体基板上に順に、ノン
ドープの第１の半導体層、前記第１の半導体層より電子
親和力の小さい第１導電型の第２の半導体層、高濃度の
第１導電型の第３の半導体層が形成された半導体基体上
の所定の位置に、コレクタ層となる第１導電型の第４の
半導体層と、ベース層となる高濃度の第２の導電型の第
５の半導体層と、前記第５の半導体層よりバンドギャッ
プが広く、エミッタ層となる第１導電型の第６の半導体
層と、キャップ層となる高濃度の第７の半導体層とを備
えており２次元電子ガス電界効果トランジスタは前記半
導体基体上の他の所定の位置の前記第３の半導体層が除
去され、露出された前記第２の半導体層上にゲート電極
となるショットキー金属が設けられ、該ゲート電極の両
側の第３の半導体層上にドレイン電極およびソース電極
となるオーミック金属を備えており、これらのトランジ
スタの間には、素子間分離領域が設けられていることを
特徴とする化合物半導体装置。 - （２）半絶縁性化合物半導体基板全面にノンドープの第
１の半導体層、前記第１の半導体層より電子親和力の小
さい第１導電型の第２の半導体層、高濃度第１導電型の
第３の半導体層、第１導電型の第４の半導体層、高濃度
の第２導電型の第５の半導体層、前記第５の半導体層よ
りバンドギャップが広い第１導電型の第６の半導体層、
高濃度の第１導電型の第７の半導体層を順次形成する工
程と、ヘテロ接合バイポーラトランジスタのエミッタ電
極を設ける所定の位置を除いて前記第７および第６の半
導体層をエッチングし、ベース電極を設ける第５の半導
体層を露出し、さらに該エミッタ電極、該ベース電極を
設ける位置を除いて、前記第５および第４の半導体層を
エッチングして前記第３の半導体層を露出する工程と、
前記第７、第５の半導層上に各々エミッタ電極、ベース
電極となるオーミック金属を被着し、さらに該第３の半
導体層上の第４の半導体層に隣接した位置にコレクタ電
極となるオーミック金属を被着する工程と、２次元電子
ガスＦＥＴのゲート電極を設ける所定の位置の前記第３
の半導体層をエッチングし、第２の半導体層を露出させ
、この位置にショットキー金属を被着する工程と、該シ
ョットキー金属を挟みかつ平行して隣接した第３の半導
体層上にドレイン電極およびソース電極となるオーミッ
ク金属を被着する工程と、ヘテロ接合バイポーラトラン
ジスタと２次元電子ガスＦＥＴの周囲の第３、第２およ
び第１の半導体層中にアイソレーションイオン注入をす
るか、あるいはこの第３、第２および第１の半導体層を
エッチングして除去する工程を含むことを特徴とする特
許請求の範囲第１項記載の化合物半導体装置の製造方法
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222833A JPH0812910B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
| US07/401,161 US5012318A (en) | 1988-09-05 | 1989-09-01 | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222833A JPH0812910B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269943A true JPH0269943A (ja) | 1990-03-08 |
| JPH0812910B2 JPH0812910B2 (ja) | 1996-02-07 |
Family
ID=16788627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222833A Expired - Fee Related JPH0812910B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812910B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391504A (en) * | 1992-07-31 | 1995-02-21 | Texas Instruments Incorporated | Method for producing integrated quasi-complementary bipolar transistors and field effect transistors |
| US6015982A (en) * | 1996-11-13 | 2000-01-18 | Telefonaktiebolaget Lm Ericsson | Lateral bipolar field effect mode hybrid transistor and method for operating the same |
| US6218685B1 (en) | 1998-01-08 | 2001-04-17 | Matsushita Electronics Corporation | Semiconductor device and method for fabricating the same |
| JP2005159034A (ja) * | 2003-11-26 | 2005-06-16 | Nec Compound Semiconductor Devices Ltd | 半導体装置及びその製造方法 |
| JP2009224407A (ja) * | 2008-03-13 | 2009-10-01 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-09-05 JP JP63222833A patent/JPH0812910B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391504A (en) * | 1992-07-31 | 1995-02-21 | Texas Instruments Incorporated | Method for producing integrated quasi-complementary bipolar transistors and field effect transistors |
| US6015982A (en) * | 1996-11-13 | 2000-01-18 | Telefonaktiebolaget Lm Ericsson | Lateral bipolar field effect mode hybrid transistor and method for operating the same |
| US6218685B1 (en) | 1998-01-08 | 2001-04-17 | Matsushita Electronics Corporation | Semiconductor device and method for fabricating the same |
| JP2005159034A (ja) * | 2003-11-26 | 2005-06-16 | Nec Compound Semiconductor Devices Ltd | 半導体装置及びその製造方法 |
| JP2009224407A (ja) * | 2008-03-13 | 2009-10-01 | Panasonic Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812910B2 (ja) | 1996-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |