JPH07201887A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 リーク電流やゲート抵抗を低減することによ
り、ゲートショットキー特性やＦＥＴの諸特性が向上す
る高性能な電界効果トランジスタを提供する。 【構成】 このＦＥＴでは、基板１０上にメサ部１１が
形成され、その内部に図示しない活性層が形成されてい
る。ゲート電極２０、ソース電極３０及びドレイン電極
４０は、メサ部１１の上面に配置されている。特に、ゲ
ート電極２０は、ドレイン電極４０におけるメサ部１１
の面方向にある外周を囲むように配置されている。その
ため、ゲート電極２０が活性層の端部に直接接触するこ
とはないし、メサ部１１の段差部分で損傷を受けること
もない。また、メサ部１１のドレイン電極４０周辺でピ
ンチオフさせる場合に、ソース電極３０とドレイン電極
４０との間にリーク電流のパスが存在しない。したがっ
て、ゲートリーク電流やゲート抵抗が低減するととも
に、ＦＥＴのピンチオフ特性が良好に保持される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メサ型構造を有して高
周波で動作する電界効果トランジスタ（ＦＥＴ）に関
し、より詳細には、メサ型に成形されてマイクロ波集積
回路（ＭＩＣ）及びモノリシックマイクロ波集積回路
（ＭＭＩＣ）等で使用される電界効果トランジスタに関
する。

【０００２】

【従来の技術】一般に、ＧａＡｓショットキーゲートＦ
ＥＴ（ＧａＡｓ ＭＥＳ ＦＥＴ）等の電界効果トラン
ジスタは、マイクロ波帯等の高周波で動作することを目
的としている。この動作周波数は数ＧＨｚ以上と高いの
で、電子移動度などのトランジスタ特性自体に高速性が
要求されている。近年、このような高速性を達成するた
めに、基板上に高品質な活性層を形成することが行われ
ている。この活性層は、電子線ビームエピタキシャル法
（ＭＢＥ）や有機金属気相成長法（ＯＭＶＰＥ）などの
方法を用い、ＧａＡｓ等の化合物半導体基板上で原子層
オーダーの制御によってエピタキシャル成長して形成さ
れる。なお、このようなエピタキシャル成長法を適用
し、高電子移動度トランジスタ（ＨＥＭＴ）なども製造
されている。

【０００３】活性層をエピタキシャル成長したウエハで
は、通常、その活性層がウエハ全面に形成されている。
このウエハ上にＦＥＴ等の能動素子を多数形成するため
には、素子間分離によって個々の能動素子を分離する必
要がある。従来、素子間分離の方法として主に２種類の
方法が周知である。一方は、ウエハ上の素子形成領域を
メサ型に成形する方法であり、最も一般的である。他方
は、ウエハ中の分離領域にプロトン（Ｈ⁺ ）などをイオ
ン注入する方法であり、結晶構造を破壊して絶縁性を増
大するものである。

【０００４】後者のイオン注入による分離方法には、加
熱によって結晶性が回復し、素子間で通電する欠点があ
る。トランジスタやＩＣに対して１７５℃以下の保存温
度を保証する必要があるので、このような製造プロセス
は極めて信頼性に乏しいものである。

【０００５】前者のメサ型構造による分離方法は、より
詳細には、通常、活性層及びその下部に配置された緩衝
層（バッファ層）に硫酸系やアンモニア系などのエッチ
ャントを用いたウェットエッチングを行うことにより、
分離領域として深さ２００〜３００ｎｍの凹部を形成す
るものである。

【０００６】ここで、図５（ａ）に、従来の電界効果ト
ランジスタにおいてメサ型に成形された構成を示す。図
５（ｂ）に、図５（ａ）のＢ−Ｂ線に沿った断面構造を
示す。このＦＥＴでは、図５（ａ）に点線で囲んだ領域
として図示したように、メサ部１１が基板１０上に形成
されている。このメサ部１１の内部には、活性層１２が
形成されている。ソース電極３０及びドレイン電極４０
は、メサ部１１の上面に配置されている。また、ゲート
電極２０は、メサ部１１の上面及びメサ部１１の周囲に
ある分離領域を横断するように配置されている。

【０００７】

【発明が解決しようとする課題】上記従来の電界効果ト
ランジスタには、以下に示すような問題がある。

【０００８】まず、メサ部１１における段差部分の表面
に沿ってゲート電極２０が形成されているので、活性層
１２の端部とゲート電極２０が直接触れてしまうことが
ある。例えば、図５（ｂ）に図示したように、短絡部分
１３が発生する。そのため、ゲート電極２０からリーク
した電流、すなわちゲートリーク電流が増大し、ゲート
ショットキー特性が悪化する。

【０００９】また、メサ部１１における段差部分の表面
に沿ってゲート電極２０が形成されていることにより、
その段差部分でゲート電極２０が部分的に切断されるこ
とがある。例えば、図５（ｂ）に図示したように、段切
れ部分１４が発生する。そのため、ゲート抵抗が増大
し、ＦＥＴの高周波特性が悪化する。

【００１０】そこで、本発明は、上記の問題点を解決
し、リーク電流やゲート抵抗を低減することにより、ゲ
ートショットキー特性やＦＥＴの諸特性が向上する高性
能な電界効果トランジスタを提供することを目的とす
る。

【００１１】

【課題を解決するための手段】本発明に係る第１の電界
効果トランジスタは、上記の目的を達成するために、半
導体基板上に活性層を含むメサ部を備える電界効果トラ
ンジスタであって、ゲート電極は、メサ部の上面のみに
形成され、ソース電極またはドレイン電極のいずれか一
方におけるメサ部の面方向にある外周を囲むように配置
されていることを特徴とする。

【００１２】なお、上記ゲート電極は第１ゲート電極及
び第２ゲート電極を含むデュアルゲート構造を有してお
り、第１ゲート電極はソース電極におけるメサ部の面方
向にある外周を囲むように配置され、第２ゲート電極は
ドレイン電極におけるメサ部の面方向にある外周を囲む
ように配置されていることを特徴としてもよい。

【００１３】

【作用】本発明に係る電界効果トランジスタによれば、
ゲート電極の全体が、メサ部の上面に形成されているの
で、活性層の端部に直接接触することはない。また、ゲ
ート電極がメサ部の段差部分で部分的に切断されるよう
な損傷を受けることもない。そのため、ゲートリーク電
流やゲート抵抗が低減する。ゲート電極は、ソース電極
またはドレイン電極の外周を囲むように配置されている
ので、メサ部のドレイン電極周辺でピンチオフ（Ｐｉｎ
ｃｈ−ｏｆｆ）させる場合に、ソース電極とドレイン電
極との間にリーク電流のパスが存在しない。そのため、
ＦＥＴのピンチオフ特性が良好に保持される。

【００１４】また、デュアルゲート構造を有する場合、
第１及び第２ゲート電極の全体がメサ部の上面に形成さ
れているので、活性層の端部に直接接触することはな
い。また、第１及び第２ゲート電極がメサ部の段差部分
で部分的に切断されるような損傷を受けることもない。
そのため、ゲートリーク電流やゲート抵抗が低減する。
第１ゲート電極がソース電極の外周を囲むように配置さ
れ、第２ゲート電極がドレイン電極の外周を囲むように
配置されているので、メサ部のドレイン電極周辺でピン
チオフさせる場合に、ソース電極とドレイン電極との間
にリーク電流のパスが存在しない。そのため、ＦＥＴの
ピンチオフ特性が良好に保持される。

【００１５】

【実施例】以下、本発明に係る実施例の構成及び作用に
ついて、図１ないし図４を参照して説明する。なお、図
面の説明においては同一要素には同一符号を付し、重複
する説明を省略する。また、図面の寸法比率は、説明の
ものと必ずしも一致していない。

【００１６】図１に、本発明の電界効果トランジスタに
係る第１実施例の構成を示す。本実施例は、シングルゲ
ート構造を有するＧａＡｓ ＭＥＳ ＦＥＴである。こ
のＦＥＴでは、点線で囲んだ領域として図示したよう
に、メサ部１１が基板１０上に形成されている。このメ
サ部１１の内部には、図示しない活性層が形成されてい
る。ゲート電極２０、ソース電極３０及びドレイン電極
４０は、メサ部１１の上面に配置されている。特に、ゲ
ート電極２０は、ドレイン電極４０におけるメサ部１１
の面方向にある外周を囲むように配置されている。

【００１７】なお、ここでゲート電極２０がメサ部１１
の上面に配置されているのは、メサ部１１内の活性層に
接触して導通しないようにするためである。ゆえに、ゲ
ート電極２０は、その活性層に接触しない限りにおい
て、メサ部１１の上面をはみ出して段差部分などにかか
るように形成されていてもよい。

【００１８】基板１０は、半絶縁性を有するＧａＡｓで
形成されている。メサ部１１は、高い電子移動度を有す
るｎ型ＧａＡｓで形成された活性層を内部に含み、通常
のウェットエッチングによってメサ型に成形されてい
る。ゲート電極２０は、Ａｌ，Ａｕ等で形成され、メサ
部１１の活性層に対してショットキー接触している。ソ
ース電極３０及びドレイン電極４０は、ＡｕＧｅ合金等
で形成され、メサ部１１の活性層に対してオーミック接
触している。

【００１９】このような構成によれば、ゲート電極２０
の全体が、メサ部１１の上面に形成されているので、活
性層の端部に直接接触することはない。また、ゲート電
極２０がメサ部１１の段差部分で部分的に切断されるよ
うな損傷を受けることもない。そのため、ゲートリーク
電流やゲート抵抗が低減する。外周を囲むように配置さ
れているので、メサ部１１のドレイン電極４０周辺でピ
ンチオフさせる場合に、ソース電極３０とドレイン電極
４０との間にリーク電流のパスが存在しない。そのた
め、ＦＥＴのピンチオフ特性が良好に保持される。

【００２０】図２に、本発明の電界効果トランジスタに
係る第２実施例の構成を示す。本実施例は、マルチフィ
ンガー構造を有するＧａＡｓ ＭＥＳ ＦＥＴである。
このＦＥＴでは、点線で囲んだ領域として図示したよう
に、メサ部１１が基板１０上に形成されている。このメ
サ部１１の内部には、図示しない活性層が形成されてい
る。ゲート電極２０，２１、ソース電極３０〜３２及び
ドレイン電極４０，４１は、メサ部１１の上面に配置さ
れている。ソース電極３０〜３２は、順次併置されてい
る。また、ドレイン電極４０はソース電極３０，３１の
間に配置され、ドレイン電極４１はソース電極３１，３
２の間に配置されている。特に、ゲート電極２０，２１
はそれぞれ、ドレイン電極４０，４１におけるメサ部１
１の面方向にある外周を囲むように配置されている。

【００２１】なお、ここでゲート電極２０，２１がメサ
部１１の上面に配置されているのは、メサ部１１内の活
性層に接触して導通しないようにするためである。ゆえ
に、ゲート電極２０，２１は、その活性層に接触しない
限りにおいて、メサ部１１の上面をはみ出して段差部分
などにかかるように形成されていてもよい。

【００２２】基板１０は、半絶縁性を有するＧａＡｓで
形成されている。メサ部１１は、高い電子移動度を有す
るｎ型ＧａＡｓで形成された活性層を内部に含み、通常
のウェットエッチングによってメサ型に成形されてい
る。ゲート電極２０，２１は、Ａｌ，Ｔｉ等で形成さ
れ、メサ部１１の活性層に対してショットキー接触して
いる。ソース電極３０〜３２及びドレイン電極４０，４
１は、ＡｕＧｅ合金等で形成され、メサ部１１の活性層
に対してオーミック接触している。

【００２３】このような構成によれば、ゲート電極２
０，２１の全体が、メサ部１１の上面に形成されている
ので、活性層の端部に直接接触することはない。また、
ゲート電極２０，２１がメサ部１１の段差部分で部分的
に切断されるような損傷を受けることもない。そのた
め、ゲートリーク電流やゲート抵抗が低減する。ゲート
電極２０はドレイン電極４０の外周を囲むように配置さ
れているので、メサ部１１のドレイン電極４０周辺でピ
ンチオフさせる場合に、ソース電極３０，３１とドレイ
ン電極４０との間にリーク電流のパスが存在しない。ま
た、ゲート電極２１は、ドレイン電極４１の外周を囲む
ように配置されているので、メサ部１１のドレイン電極
４１周辺でピンチオフ（Ｐｉｎｃｈ−ｏｆｆ）させる場
合に、ソース電極３１，３２とドレイン電極４１との間
にリーク電流のパスが存在しない。そのため、ＦＥＴの
ピンチオフ特性が良好に保持される。

【００２４】図３に、本発明の電界効果トランジスタに
係る第３実施例の構成を示す。本実施例は、デュアルゲ
ート構造を有するＦＥＴである。このＦＥＴでは、点線
で囲んだ領域として図示したように、メサ部１１が基板
１０上に形成されている。このメサ部１１の内部には、
図示しない活性層が形成されている。ゲート電極２０〜
２２、ソース電極３０，３１及びドレイン電極４０は、
メサ部１１の上面に配置されている。ドレイン電極４０
はソース電極３０，３１の間に配置されている。特に、
ゲート電極２０，２１はそれぞれ、第１ゲート電極とし
てソース電極３０，３１におけるメサ部１１の面方向に
ある外周を囲むように配置されている。また、ゲート電
極２２は、第２ゲート電極としてドレイン電極４０にお
けるメサ部１１の面方向にある外周を囲むように配置さ
れている。

【００２５】なお、ここでゲート電極２０〜２２がメサ
部１１の上面に配置されているのは、メサ部１１内の活
性層に接触して導通しないようにするためである。ゆえ
に、ゲート電極２０〜２２は、その活性層に接触しない
限りにおいて、メサ部１１の上面をはみ出して段差部分
などにかかるように形成されていてもよい。

【００２６】基板１０は、半絶縁性を有するＧａＡｓで
形成されている。メサ部１１は、高い電子移動度を有す
るｎ型ＧａＡｓで形成された活性層を内部に含み、通常
のウェットエッチングによってメサ型に成形されてい
る。ゲート電極２０〜２２は、Ａｌ，Ｔｉ等で形成さ
れ、メサ部１１の活性層に対してショットキー接触して
いる。ソース電極３０，３１及びドレイン電極４０は、
ＡｕＧｅ合金等で形成され、メサ部１１の活性層に対し
てオーミック接触している。

【００２７】このような構成によれば、ゲート電極２０
〜２２の全体が、メサ部１１の上面に形成されているの
で、活性層の端部に直接接触することはない。また、ゲ
ート電極２０〜２２がメサ部１１の段差部分で部分的に
切断されるような損傷を受けることもない。そのため、
ゲートリーク電流やゲート抵抗が低減する。ゲート電極
２０，２１がそれぞれソース電極３０，３１の外周を囲
むように配置され、ゲート電極２２がドレイン電極４０
の外周を囲むように配置されているので、メサ部１１の
ドレイン電極４０周辺でピンチオフさせる場合に、ソー
ス電極３０，３１とドレイン電極４０との間にリーク電
流のパスが存在しない。そのため、ＦＥＴのピンチオフ
特性が良好に保持される。

【００２８】ここで、図４に、従来の電界効果トランジ
スタの改良例における構成を示す。このＦＥＴでは、点
線で囲んだ領域として図示したように、基板１０上にメ
サ部１１が形成され、その内部に図示しない活性層が形
成されている。ゲート電極２０、ソース電極３０及びド
レイン電極４０は、メサ部１１の上面に配置されてい
る。特に、ゲート電極２０はメサ部１１に対してアライ
メント余裕をとって配置される必要があるので、ゲート
電極２０周辺にはメサ部１１の余裕部分が形成されてい
る。

【００２９】基板１０は、半絶縁性を有するＧａＡｓで
形成されている。メサ部１１は、高い電子移動度を有す
るｎ型ＧａＡｓで形成された活性層を内部に含み、通常
のウェットエッチングによってメサ型に成形されてい
る。ゲート電極２０は、Ａｌ，Ｔｉ等で形成され、メサ
部１１の活性層に対してショットキー接触している。ソ
ース電極３０及びドレイン電極４０は、ＡｕＧｅ合金等
で形成され、メサ部１１の活性層に対してオーミック接
触している。

【００３０】このような構成によれば、上記諸実施例と
同様に、ゲート電極２０が活性層の端部に直接接触する
ことはないし、メサ部１１の段差部分で損傷を受けるこ
ともない。そのため、ゲートリーク電流やゲート抵抗が
低減する。しかしながら、上記諸実施例と違い、ゲート
電極２０周辺にメサ部１１の余裕部分が存在するので、
メサ部１１のドレイン電極４０周辺でピンチオフさせる
場合に、ソース電極３０とドレイン電極４０との間にリ
ーク電流が流れる。例えば、図示するように、リーク電
流のパス５０，５１が存在する。そのため、リーク電流
が十分には低減しないので、ＦＥＴのピンチオフ特性が
十分には向上していない。

【００３１】なお、本発明に係る電界効果トランジスタ
は上記諸実施例に限られるものではなく、種々の変形を
行うことが可能である。

【００３２】例えば、上記第１及び第２実施例では、ゲ
ート電極が、ドレイン電極におけるメサ部の面方向にあ
る外周を囲むように配置されている。しかしながら、ゲ
ート電極は、ソース電極におけるメサ部の面方向にある
外周を囲むように配置されていてもよい。すなわち、ゲ
ート電極が、ソース電極またはドレイン電極のいずれか
一方におけるメサ部の面方向にある外周を囲むように配
置されていることが望ましい。

【００３３】

【発明の効果】以上、詳細に説明したように、本発明に
係る電界効果トランジスタによれば、ゲート電極の全体
がメサ部の上面に形成されているので、ゲート電極が活
性層の端部に直接接触することはないし、メサ部の段差
部分で損傷を受けることもない。そのため、ゲートリー
ク電流が低減するので、ゲートショットキー特性が向上
する。また、ゲート抵抗が低減するので、ＦＥＴの高周
波特性が向上する。ゲート電極は、ソース電極またはド
レイン電極の外周を囲むように配置されているので、メ
サ部のドレイン電極周辺でピンチオフさせる場合に、ソ
ース電極とドレイン電極との間にリーク電流のパスが存
在しない。そのため、ＦＥＴのピンチオフ特性が良好に
保持されるので、ソース電極とドレイン電極との間にお
けるピンチオフに追いバイアスに対してＦＥＴの特性、
特に相互コンダクタンスＧｍが向上する。

【００３４】したがって、電界効果トランジスタの高性
能化を達成する効果がある。

【図面の簡単な説明】

【図１】本発明の電界効果トランジスタに係る第１実施
例の構成を示す平面図である。

【図２】本発明の電界効果トランジスタに係る第２実施
例の構成を示す平面図である。

【図３】本発明の電界効果トランジスタに係る第３実施
例の構成を示す平面図である。

【図４】従来の電界効果トランジスタの改良例における
構成を示す平面図である。

【図５】従来の電界効果トランジスタにおける構成を示
すものであり、（ａ）は平面図であり、（ｂ）は（ａ）
に示すＢ−Ｂ線に沿った断面図である。

【符号の説明】

１０…基板、１１…メサ部、１２…活性層、１３…短絡
部分、１４…段切れ部分、２０〜２２…ゲート電極、３
０〜３２…ソース電極、４０，４１…ドレイン電極、５
０，５１…リーク電流のパス。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に活性層を含むメサ部を備
   える電界効果トランジスタであって、 ゲート電極は、前記メサ部の上面のみに形成され、ソー
   ス電極またはドレイン電極のいずれか一方における該メ
   サ部の面方向にある外周を囲むように配置されているこ
   とを特徴とする電界効果トランジスタ。
2. 【請求項２】 前記ゲート電極は第１ゲート電極及び第
   ２ゲート電極を含むデュアルゲート構造を有しており、
   該第１ゲート電極は前記ソース電極における前記メサ部
   の面方向にある外周を囲むように配置され、該第２ゲー
   ト電極は前記ドレイン電極における前記メサ部の面方向
   にある外周を囲むように配置されていることを特徴とす
   る請求項１記載の電界効果トランジスタ。