JPH0269974A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0269974A JPH0269974A JP63221628A JP22162888A JPH0269974A JP H0269974 A JPH0269974 A JP H0269974A JP 63221628 A JP63221628 A JP 63221628A JP 22162888 A JP22162888 A JP 22162888A JP H0269974 A JPH0269974 A JP H0269974A
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- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関するもので、特にチ
ップ裏面を電極として使用するパワＩＣ用の基板に係わ
る。
ップ裏面を電極として使用するパワＩＣ用の基板に係わ
る。
（従来の技術）
縦型ＭＯＳＦＥＴ等の大電力素子と制御用小信号素子と
を同一基板上に集積化する、いわゆるインテリジェント
パワーデバイス又はスマートパワーデバイスと呼ばれる
パワーＩＣに出発基板として使用される半導体装置の例
を第６図に示す。
を同一基板上に集積化する、いわゆるインテリジェント
パワーデバイス又はスマートパワーデバイスと呼ばれる
パワーＩＣに出発基板として使用される半導体装置の例
を第６図に示す。
この半導体装置は、ｎ＋型半導体基板１１上にｐ型半導
体層１２が形成され、このｐ型半導体層１２中にｎ十型
拡散領域１３が形成されている。また、前記半導体層１
２上にはｎ型半導体層１４が形成されている。さらに、
このｎ型半導体層１４中にｐ中型拡散領域１５が形成さ
れ、このｐ中型拡散領域１５によって前記ｎ型半導体層
１４は島状のｎ型半導体層１４ａと前記ｎ十型半導体基
板ＩＩに電気的に接続するｎ型半導体層１４ｂとに分離
される。通常、前記ｎ型半導体層１４ａには制御用小信
号素子、例えばトランジスタ、抵抗、キャパシタが形成
され、前記ｎ型半導体層 １４ｂには大電力素子、例え
ば縦型ＭＯ８ＦＥＴが形成される。また、前記ｎ十型半
導体基板１１及びｎ生型拡散領域１３は前記大電力素子
のドレイン電流の経路として利用される。
体層１２が形成され、このｐ型半導体層１２中にｎ十型
拡散領域１３が形成されている。また、前記半導体層１
２上にはｎ型半導体層１４が形成されている。さらに、
このｎ型半導体層１４中にｐ中型拡散領域１５が形成さ
れ、このｐ中型拡散領域１５によって前記ｎ型半導体層
１４は島状のｎ型半導体層１４ａと前記ｎ十型半導体基
板ＩＩに電気的に接続するｎ型半導体層１４ｂとに分離
される。通常、前記ｎ型半導体層１４ａには制御用小信
号素子、例えばトランジスタ、抵抗、キャパシタが形成
され、前記ｎ型半導体層 １４ｂには大電力素子、例え
ば縦型ＭＯ８ＦＥＴが形成される。また、前記ｎ十型半
導体基板１１及びｎ生型拡散領域１３は前記大電力素子
のドレイン電流の経路として利用される。
このような半導体装置において、大電力素子の高耐圧化
を可能にするためには、ｎ型半導体層１２の比抵抗を適
当な値に設定し、かつ、充分な厚さを与えて前記半導体
基板１１と前記ｎ型半導体層１４ａとの間のパンチスル
ーを防ぐことが必要である。
を可能にするためには、ｎ型半導体層１２の比抵抗を適
当な値に設定し、かつ、充分な厚さを与えて前記半導体
基板１１と前記ｎ型半導体層１４ａとの間のパンチスル
ーを防ぐことが必要である。
従来、このような構成による半導体装置は次ような方法
で製造されている。
で製造されている。
第７図（ａ）、（ｂ）に示す方法では、まず、（ａ）図
に示すように、ｎ生型半導体基板１１上にエピタキシャ
ル成長によりｎ型半導体層１２を形成する。そして、周
知の写真蝕刻技術及び拡散技術を用いて、前記ｎ型半導
体層１２にリン（Ｐ）を選択的に導入しｎ＋型領領域１
３′形成する。次に、（ｂ）図に示すように、拡散を行
なって前記ｎ＋型領領域３−を下方に伸長させ、ｎ＋＋
拡散領域１３を形成する。
に示すように、ｎ生型半導体基板１１上にエピタキシャ
ル成長によりｎ型半導体層１２を形成する。そして、周
知の写真蝕刻技術及び拡散技術を用いて、前記ｎ型半導
体層１２にリン（Ｐ）を選択的に導入しｎ＋型領領域１
３′形成する。次に、（ｂ）図に示すように、拡散を行
なって前記ｎ＋型領領域３−を下方に伸長させ、ｎ＋＋
拡散領域１３を形成する。
第８図（ａ）〜（ｃ）に示す方法では、まず、（ａ）図
に示すように、周知の写真蝕刻技術及び拡散技術を用い
てｎ生型半導体基板１１にリンを選択的に導入しｎ十型
領域１３′を形成する。次に、（ｂ）図に示すように、
前記ｎ生型半導体基板１１上にエピタキシャル成長によ
りｎ型半導体層１２を形成する。次に、（ｃ）図に示す
ように、拡散を行ない前記ｎ＋型領領域３−を」一方へ
伸長させてｎ生型拡散領域１３を形成する。
に示すように、周知の写真蝕刻技術及び拡散技術を用い
てｎ生型半導体基板１１にリンを選択的に導入しｎ十型
領域１３′を形成する。次に、（ｂ）図に示すように、
前記ｎ生型半導体基板１１上にエピタキシャル成長によ
りｎ型半導体層１２を形成する。次に、（ｃ）図に示す
ように、拡散を行ない前記ｎ＋型領領域３−を」一方へ
伸長させてｎ生型拡散領域１３を形成する。
前者の製造方法では、ｎ＋型領領域１３を形成する際の
不純物に拡散係数の大きなリンを用いているため、ｎ型
半導体層１２を充分に厚くすることができる。しかしな
がら、その後、前記ｐ型半導体領域１２上に素子形成部
としてのｎ型半導体層をエピタキシャル成長させる際に
ｎ十型拡散領域１３中のリンの飛び散りが起こる。すな
わち、前記ｎ型半導体層の比抵抗を制御することが非常
に困難となる。これに対して、前記ｎ＋型領領域３−の
不純物に拡散係数の小さなヒ素（Ａｓ）やアンチモン（
Ｓｂ）を用いた場合には、前記ｎ＋＋拡散領域１３を形
成するのに非常に長時間の拡散が必要となるので、量産
が不可能であり現実的でない。
不純物に拡散係数の大きなリンを用いているため、ｎ型
半導体層１２を充分に厚くすることができる。しかしな
がら、その後、前記ｐ型半導体領域１２上に素子形成部
としてのｎ型半導体層をエピタキシャル成長させる際に
ｎ十型拡散領域１３中のリンの飛び散りが起こる。すな
わち、前記ｎ型半導体層の比抵抗を制御することが非常
に困難となる。これに対して、前記ｎ＋型領領域３−の
不純物に拡散係数の小さなヒ素（Ａｓ）やアンチモン（
Ｓｂ）を用いた場合には、前記ｎ＋＋拡散領域１３を形
成するのに非常に長時間の拡散が必要となるので、量産
が不可能であり現実的でない。
後者の製造方法でも、エピタキシャル成長によりｎ型半
導体層１２を形成する際にリンの飛び散りは避けること
ができず、このｎ型半導体層１２の比抵抗を制御するこ
とが非常に困難となる。また、拡散係数の小さな不純物
を用いた場合にも前者の方法と同様の理由で現実的でな
い。
導体層１２を形成する際にリンの飛び散りは避けること
ができず、このｎ型半導体層１２の比抵抗を制御するこ
とが非常に困難となる。また、拡散係数の小さな不純物
を用いた場合にも前者の方法と同様の理由で現実的でな
い。
（発明が解決しようとする問題点）
このように、従来の半導体装置の製造方法ではｎ型半導
体層の比抵抗を適当な値に設定し、かつ、充分な厚さを
与えて大電力素子の高耐圧化を可能とすることが非常に
困難であった。
体層の比抵抗を適当な値に設定し、かつ、充分な厚さを
与えて大電力素子の高耐圧化を可能とすることが非常に
困難であった。
よって、本発明の目的は、ｎ型半導体層の比抵抗を適当
な値に設定し、かつ、充分な厚さを与えて大電力素子の
高耐圧化を達成することができる半導体装置の製造方法
を提供することである。
な値に設定し、かつ、充分な厚さを与えて大電力素子の
高耐圧化を達成することができる半導体装置の製造方法
を提供することである。
［発明の構成］
（問題点を解決するための手段とその作用）上記目的を
達成するために、本発明の半導体基板の製造方法は、ま
ず第１導電型の半導体基板の一主面に第２導電型の第１
のエピタキシャル層を形成する。次に、前記第１のエピ
タキシャル層にアンチモンを選択的に導入し第１の埋め
込み領域を形成する。続いて、前記第１のエピタキシャ
ル層上に第２導電型の第２のエピタキシャル層を形成す
る。次に、前記第２のエピタキシャル層にアンチモンを
選択的に導入し第２の埋め込み領域を形成する。さらに
、前記第２のエピタキシャル層上に第１導電型の第３の
エピタキシャル層を形成する。このような工程により前
記第１の埋め込み領域は上下に拡散するので、この第１
の埋め込み領域により前記半導体基板と一部の前記第２
の埋め込み領域とは連結する。なお、この後に形成され
る制御用小信号素子、例えばｎｐｎ型トランジスタのコ
レクタ抵抗を下げるために他の第２の埋め込み領域が利
用される。
達成するために、本発明の半導体基板の製造方法は、ま
ず第１導電型の半導体基板の一主面に第２導電型の第１
のエピタキシャル層を形成する。次に、前記第１のエピ
タキシャル層にアンチモンを選択的に導入し第１の埋め
込み領域を形成する。続いて、前記第１のエピタキシャ
ル層上に第２導電型の第２のエピタキシャル層を形成す
る。次に、前記第２のエピタキシャル層にアンチモンを
選択的に導入し第２の埋め込み領域を形成する。さらに
、前記第２のエピタキシャル層上に第１導電型の第３の
エピタキシャル層を形成する。このような工程により前
記第１の埋め込み領域は上下に拡散するので、この第１
の埋め込み領域により前記半導体基板と一部の前記第２
の埋め込み領域とは連結する。なお、この後に形成され
る制御用小信号素子、例えばｎｐｎ型トランジスタのコ
レクタ抵抗を下げるために他の第２の埋め込み領域が利
用される。
また、前記第３のエピタキシャル層を大電力素子の形成
部と制御用小信号素子の形成部とに分離する際の一手段
として、前記第２のエピタキシャル層に第２導電型の不
純物を選択的に導入し第２の埋め込み領域を形成してお
くこともできる。
部と制御用小信号素子の形成部とに分離する際の一手段
として、前記第２のエピタキシャル層に第２導電型の不
純物を選択的に導入し第２の埋め込み領域を形成してお
くこともできる。
このような製造方法によれば、第１及び第２の埋め込み
領域に拡散係数の小さな不純物、例えばアンチモンを用
いることにより第２及び第３のエピタキシャル層を形成
する際の不純物の飛び散りを防くことができる。また、
前記第１の埋め込み領域を上下に拡散させることで前記
第２の埋め込み領域と半導体基板とを連結して、素子分
離耐圧に優れた第１及び第２のエピタキシャル層を提供
できる。
領域に拡散係数の小さな不純物、例えばアンチモンを用
いることにより第２及び第３のエピタキシャル層を形成
する際の不純物の飛び散りを防くことができる。また、
前記第１の埋め込み領域を上下に拡散させることで前記
第２の埋め込み領域と半導体基板とを連結して、素子分
離耐圧に優れた第１及び第２のエピタキシャル層を提供
できる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）〜（ｇ）は、本発明の半導体装置の製造方
法を工程順に示した断面図である。
法を工程順に示した断面図である。
まず、（ａ）図に示すように、アンチモンがドープされ
たｎ生型半導体基板１（比抵抗ρ＜０．０１５ ［Ωｃ
ｍ］）上に、エピタキシャル成長により第１のｐ型エピ
タキシャル層２ａ（比抵抗ρ■Ｇ−７〜１０［Ωｃｍ］
、層厚Ｔｖｃ＝１７〜１９［ＩＵコ）を形成する。次
に、（ｂ）図に示すように、周知の写真蝕刻技術及び拡
散技術を用いて、前記第１のｐ型エピタキシャル層２ａ
にアンチモンを選択的に導入し第１のｎ十型埋め込み領
域３ａ（シート抵抗ρ５＝１８〜２５［Ω／口］。
たｎ生型半導体基板１（比抵抗ρ＜０．０１５ ［Ωｃ
ｍ］）上に、エピタキシャル成長により第１のｐ型エピ
タキシャル層２ａ（比抵抗ρ■Ｇ−７〜１０［Ωｃｍ］
、層厚Ｔｖｃ＝１７〜１９［ＩＵコ）を形成する。次
に、（ｂ）図に示すように、周知の写真蝕刻技術及び拡
散技術を用いて、前記第１のｐ型エピタキシャル層２ａ
にアンチモンを選択的に導入し第１のｎ十型埋め込み領
域３ａ（シート抵抗ρ５＝１８〜２５［Ω／口］。
埋め込み深さＸＪ＝４．０±０． ５ ［ｌＤｎコ）を
形成する。１次に、（ｃ）図に示すように、全面に、エ
ピタキシャル成長により第２のｐ型エピタキシャル層２
ｂ （比抵抗ρＶＧ＝７〜１０［Ωｃｍ］、層厚Ｔｖ
ａ −１２〜１４ ［ｐコ）を形成する。次に、（ｄ）
図に示すように、約１２００℃で１８時間拡散を行い、
前記第１のｎ十型埋め込み領域３ａを上下に伸長させる
。次に、（ｅ）図に示すように周知の写真蝕刻技術及び
拡散技術を用いて、前記第２のｐ型エピタキシャル層２
ｂにアンチモンを選択的に導入し第２のｎ十型埋め込み
領域３ｂ （シート抵抗ρ５−１８〜２５［Ω／ロコ、
埋め込み深さＸＪ−４，０±０． ５ ［ｊｕｎ］ ）
を形成する。
形成する。１次に、（ｃ）図に示すように、全面に、エ
ピタキシャル成長により第２のｐ型エピタキシャル層２
ｂ （比抵抗ρＶＧ＝７〜１０［Ωｃｍ］、層厚Ｔｖ
ａ −１２〜１４ ［ｐコ）を形成する。次に、（ｄ）
図に示すように、約１２００℃で１８時間拡散を行い、
前記第１のｎ十型埋め込み領域３ａを上下に伸長させる
。次に、（ｅ）図に示すように周知の写真蝕刻技術及び
拡散技術を用いて、前記第２のｐ型エピタキシャル層２
ｂにアンチモンを選択的に導入し第２のｎ十型埋め込み
領域３ｂ （シート抵抗ρ５−１８〜２５［Ω／ロコ、
埋め込み深さＸＪ−４，０±０． ５ ［ｊｕｎ］ ）
を形成する。
次に、（ｆ）図に示すように、全面に、エピタキシャル
成長によりｎ型エピタキシャル層４（比抵抗ρｖ ａ
＝２． ５〜３． ５ ［Ωａｍコ２層厚Ｔ ｖ ａ
’＝ １５〜１７［ｐＲ］）を形成する。次に、（ｇ）
図に示すように、公知の写真蝕刻技術及び拡散技術を用
いて、前記ｎ型エピタキシャル層４にｐ型不純物を選択
的に導入し、この後拡散してｐ十型分離拡散領域５を形
成する。これにより、前記ｎ型エピタキシャル層４を大
電力素子の形成部４ａと制御用小信号素子の形成部４ｂ
とに分離し、縦型ＭＯＳＦＥＴ等の大電力素子と制御用
小信号素子を同一基板上に集積化するパワーＩＣ用の出
発基板としての半導体装置を完成する。
成長によりｎ型エピタキシャル層４（比抵抗ρｖ ａ
＝２． ５〜３． ５ ［Ωａｍコ２層厚Ｔ ｖ ａ
’＝ １５〜１７［ｐＲ］）を形成する。次に、（ｇ）
図に示すように、公知の写真蝕刻技術及び拡散技術を用
いて、前記ｎ型エピタキシャル層４にｐ型不純物を選択
的に導入し、この後拡散してｐ十型分離拡散領域５を形
成する。これにより、前記ｎ型エピタキシャル層４を大
電力素子の形成部４ａと制御用小信号素子の形成部４ｂ
とに分離し、縦型ＭＯＳＦＥＴ等の大電力素子と制御用
小信号素子を同一基板上に集積化するパワーＩＣ用の出
発基板としての半導体装置を完成する。
このような製造方法によれば、第１及び第２のｎ十型埋
め込み領域３ａ、 ３ｂに拡散係数の小さな不純物を用
いているのでこの不純物の飛び散りを防ぐことかできる
。また、前記第１のｎ十型埋め込み領域３ａを上下に拡
散させ、半導体基板１と前記第２のｎ＋型埋め込み領域
３ｂとを連結している。
め込み領域３ａ、 ３ｂに拡散係数の小さな不純物を用
いているのでこの不純物の飛び散りを防ぐことかできる
。また、前記第１のｎ十型埋め込み領域３ａを上下に拡
散させ、半導体基板１と前記第２のｎ＋型埋め込み領域
３ｂとを連結している。
これにより、前記ｎ＋型半導体基板１と前記制御用小信
号素子の形成部４ｂとの素子分離耐圧は１００［Ｖ］以
上を達成することができる。
号素子の形成部４ｂとの素子分離耐圧は１００［Ｖ］以
上を達成することができる。
第２図は本発明の他の実施例を示すだめの断面図である
。なお、第２図において、前記第１１図と同一の方法に
より形成される部分には同じ符号が付しである。
。なお、第２図において、前記第１１図と同一の方法に
より形成される部分には同じ符号が付しである。
まず、前記第１図に示した製造方法と同様の方法で、ｎ
生型半導体基板１上に第１のｐ型エピタキシャル層２ａ
、第１のｎ＋型埋め込み領域３ａ及び第２のｐ型エピタ
キシャル層２ｂを順次形成する。
生型半導体基板１上に第１のｐ型エピタキシャル層２ａ
、第１のｎ＋型埋め込み領域３ａ及び第２のｐ型エピタ
キシャル層２ｂを順次形成する。
次に、第２図に示すように、周知の写真蝕刻技術及び拡
散技術を用いて、前記第２のｐ型エピタキシャル層２ｂ
にアンチモンを選択的に導入し第２のｎ十型埋め込み領
域３ｂ及び６を形成する。次に、全面にエピタキシャル
成長によりｎ型エピタキシャル層４を形成する。さらに
、周知の写真蝕刻技術及び拡散技術を用いて、前記ｎ型
エピタキシャル層４にｐ型不純物を選択的に導入し、こ
の後拡散してｐ＋型分離拡散領域５を形成する。これに
より、前記ｎ型エピタキシャル層４を大電力素子の形成
部４ａと制御用小信号素子の形成部４ｂとに分離する。
散技術を用いて、前記第２のｐ型エピタキシャル層２ｂ
にアンチモンを選択的に導入し第２のｎ十型埋め込み領
域３ｂ及び６を形成する。次に、全面にエピタキシャル
成長によりｎ型エピタキシャル層４を形成する。さらに
、周知の写真蝕刻技術及び拡散技術を用いて、前記ｎ型
エピタキシャル層４にｐ型不純物を選択的に導入し、こ
の後拡散してｐ＋型分離拡散領域５を形成する。これに
より、前記ｎ型エピタキシャル層４を大電力素子の形成
部４ａと制御用小信号素子の形成部４ｂとに分離する。
このような製造方法でも先の実施例と同様の効果が得ら
れる。さらに、第２のｐ型エピタキシャル層２ｂと制御
用小信号素子の形成部４ｂとの間に第２のｎ十型埋め込
み領域６を形成しておくことが可能となる。よって、前
記制御用小信号素子の形成部４ｂにｎｐｎ型トランジス
タが形成される場合に、このトランジスタのコレクタ抵
抗を下げることができる。
れる。さらに、第２のｐ型エピタキシャル層２ｂと制御
用小信号素子の形成部４ｂとの間に第２のｎ十型埋め込
み領域６を形成しておくことが可能となる。よって、前
記制御用小信号素子の形成部４ｂにｎｐｎ型トランジス
タが形成される場合に、このトランジスタのコレクタ抵
抗を下げることができる。
第３図は、前記第２図に示すｐ生型分離拡散層領域５を
上方と下方の双方向から不純物を拡散することにより形
成するような方法に本発明を適用した場合の断面図であ
る。なお、第３図において、前記第２図と同一の方法に
より形成される部分には同じ符号が付しである。
上方と下方の双方向から不純物を拡散することにより形
成するような方法に本発明を適用した場合の断面図であ
る。なお、第３図において、前記第２図と同一の方法に
より形成される部分には同じ符号が付しである。
まず、前記第２図に示す製造方法と同様の方法で、ｎ＋
型半導体基板１上に第１のｐ型エピタキシャル層２ａ、
第１のｎ＋型埋め込み領域３ａ、第２のｐ型エピタキシ
ャル層２ｂ及び第２のｎ十型埋め込み領域３ｂ、６を順
次形成する。次に、周知の写真蝕刻技術及び拡散技術を
用いて、前記第２のｐ型エピタキシャル層２ｂに選択的
にｐ型不純物を導入しｐ＋型埋め込み領域５ａを形成す
る。なお、このｐ＋型埋め込み領域５ａは前記第２のｎ
十型埋め込み領域３ｂ、６の形成前に形成しておいても
よい。
型半導体基板１上に第１のｐ型エピタキシャル層２ａ、
第１のｎ＋型埋め込み領域３ａ、第２のｐ型エピタキシ
ャル層２ｂ及び第２のｎ十型埋め込み領域３ｂ、６を順
次形成する。次に、周知の写真蝕刻技術及び拡散技術を
用いて、前記第２のｐ型エピタキシャル層２ｂに選択的
にｐ型不純物を導入しｐ＋型埋め込み領域５ａを形成す
る。なお、このｐ＋型埋め込み領域５ａは前記第２のｎ
十型埋め込み領域３ｂ、６の形成前に形成しておいても
よい。
次に、全面にエピタキシャル成長によりｎ型エピタキシ
ャル層４を形成する。さらに、周知の写真蝕刻技術及び
拡散技術を用いて、前記ｎ型エピタキシャル層４にｐ型
不純物を選択的に導入し、この後拡散してｐ生型分離拡
散領域５ｂを形成する。
ャル層４を形成する。さらに、周知の写真蝕刻技術及び
拡散技術を用いて、前記ｎ型エピタキシャル層４にｐ型
不純物を選択的に導入し、この後拡散してｐ生型分離拡
散領域５ｂを形成する。
これにより、前記ｎ型エピタキシャル層４を大電力素子
の形成部４ａと制御用小信号素子の形成部４ｂとに分離
する。
の形成部４ａと制御用小信号素子の形成部４ｂとに分離
する。
このような製造方法でも第２図に示す実施例と同様の効
果が得られる。
果が得られる。
なお、本発明は上述した各実施例に限定されるものでは
なく、種々の変形が可能であることは言うまでもない。
なく、種々の変形が可能であることは言うまでもない。
例えば第４図の断面図に示すように、複数層のｐ型エピ
タキシャル層２ａ、 ２ｂ、 ２ｃ及びｎ＋型埋め込み
領域３ａ、 ３ｂ、 ３ｃを連結して形成することが可
能である。また、第５図の断面図に示すように、ｎ＋型
半導体基板１に非常に高濃度のｎ＋ ＋型半導体領域３
′を選択的に形成したパワーＩＣ用の出発基板も提供す
ることができる。
タキシャル層２ａ、 ２ｂ、 ２ｃ及びｎ＋型埋め込み
領域３ａ、 ３ｂ、 ３ｃを連結して形成することが可
能である。また、第５図の断面図に示すように、ｎ＋型
半導体基板１に非常に高濃度のｎ＋ ＋型半導体領域３
′を選択的に形成したパワーＩＣ用の出発基板も提供す
ることができる。
また、上述した各実施例では第１のｎ十型埋め込み領域
３ａを上下に伸長させるために拡散を行なっているが、
この拡散工程を省いてもｐ型エピタキシャル層２ａ、
２ｂ等の厚さを調節することによって、ｎ十型埋め込み
領域３ａ、 ３ｂ等によりｎ十型半導体基板１とｎ型エ
ピタキシャル層４を電気的に接続することは可能である
。
３ａを上下に伸長させるために拡散を行なっているが、
この拡散工程を省いてもｐ型エピタキシャル層２ａ、
２ｂ等の厚さを調節することによって、ｎ十型埋め込み
領域３ａ、 ３ｂ等によりｎ十型半導体基板１とｎ型エ
ピタキシャル層４を電気的に接続することは可能である
。
また、ｎ十型埋め込み領域３ａ、 ３ｂ等の不純物はア
ンチモンに限らなくてもよい。
ンチモンに限らなくてもよい。
さらに、上述した実施例はｎ型のパワーＩＣ用の出発基
板について述べられているが、極性を逆にしたｐ型のパ
ワーＩＣ用の出発基板としての半導体装置の製造方法に
も適用できる。
板について述べられているが、極性を逆にしたｐ型のパ
ワーＩＣ用の出発基板としての半導体装置の製造方法に
も適用できる。
［発明の効果］
以上、説明したように本発明の半導体装置の製造方法に
よれば、次のような効果を奏する。
よれば、次のような効果を奏する。
縦型ＭＯＳＦＥＴ等の大電力素子と制御用小信号素子を
同一基板上に集積化するパワーＩＣ用の出発基板におい
て、エピタキシャル層の比抵抗を適当な値に設定でき、
かつ、充分な厚さも与えることができるので、前記大電
力素子の高耐圧化を達成することか可能となる。また、
埋め込み領域の上下の拡散を効率よく行なえるため、熱
工程の短いプロセスとなり経済的に非常に有利となる。
同一基板上に集積化するパワーＩＣ用の出発基板におい
て、エピタキシャル層の比抵抗を適当な値に設定でき、
かつ、充分な厚さも与えることができるので、前記大電
力素子の高耐圧化を達成することか可能となる。また、
埋め込み領域の上下の拡散を効率よく行なえるため、熱
工程の短いプロセスとなり経済的に非常に有利となる。
さらに、本発明の半導体装置の製造方法は、通常のバイ
ポーラＩＣ基板を製作する設備で実施が可能であり開発
コストを低く押えることかできる。
ポーラＩＣ基板を製作する設備で実施が可能であり開発
コストを低く押えることかできる。
第１図は本発明の一実施例に係わる半導体装置の製造方
法について説明するための断面図、第２図乃至第５図は
それぞれ本発明の他の実施例に係わる半導体装置の製造
方法について説明するための断面図、第６図は従来の半
導体装置について説明するだめの断面図、第７図及び第
８図はそれぞれ従来の半導体装置の製造方法について説
明するための断面図である。 １・・・ｎ＋型半導体基板、２ａ〜２Ｃ・・・ｐ型エピ
タキシャル層、３ａ〜３ｃ、６・・・ｎ十型埋め込み領
域、４・・・ｎ型エピタキシャル層、５ａ・・・ｐ十型
埋め込み領域。
法について説明するための断面図、第２図乃至第５図は
それぞれ本発明の他の実施例に係わる半導体装置の製造
方法について説明するための断面図、第６図は従来の半
導体装置について説明するだめの断面図、第７図及び第
８図はそれぞれ従来の半導体装置の製造方法について説
明するための断面図である。 １・・・ｎ＋型半導体基板、２ａ〜２Ｃ・・・ｐ型エピ
タキシャル層、３ａ〜３ｃ、６・・・ｎ十型埋め込み領
域、４・・・ｎ型エピタキシャル層、５ａ・・・ｐ十型
埋め込み領域。
Claims (2)
- （１）第１導電型の半導体基板の一主面に第２導電型の
第１の半導体層を形成する第１の工程と、前記第１の半
導体層に第１導電型の不純物を選択的に導入し第１の埋
め込み領域を形成する第２の工程と、前記第１の半導体
層上に第２導電型の第２の半導体層を形成する第３の工
程と、前記第２の半導体層に第１導電型の不純物を選択
的に導入し第２の埋め込み領域を形成する第４の工程と
、前記第２の半導体層上に第１導電型の第３の半導体層
を形成する第５の工程とを具備することを特徴とする半
導体装置の製造方法。 - （２）前記第３の工程の後に第２の半導体層に第２導電
型の不純物を選択的に導入し第３の埋め込み領域を形成
する工程を付加したことを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221628A JP2703280B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221628A JP2703280B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269974A true JPH0269974A (ja) | 1990-03-08 |
| JP2703280B2 JP2703280B2 (ja) | 1998-01-26 |
Family
ID=16769745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221628A Expired - Fee Related JP2703280B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703280B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229234A (ja) * | 2006-02-16 | 2006-08-31 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
| JP2017174963A (ja) * | 2016-03-23 | 2017-09-28 | トヨタ自動車株式会社 | Ｓｏｉ基板の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137056A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体装置 |
| JPS6379366A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Ltd | 半導体装置の製造方法 |
-
1988
- 1988-09-05 JP JP63221628A patent/JP2703280B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137056A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体装置 |
| JPS6379366A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229234A (ja) * | 2006-02-16 | 2006-08-31 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
| JP2017174963A (ja) * | 2016-03-23 | 2017-09-28 | トヨタ自動車株式会社 | Ｓｏｉ基板の製造方法 |
| US10312133B2 (en) | 2016-03-23 | 2019-06-04 | Toyota Jidosha Kabushiki Kaisha | Method of manufacturing silicon on insulator substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2703280B2 (ja) | 1998-01-26 |
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|---|---|---|---|
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