JPH01225155A - バイポーラ型半導体集積回路装置およびその製造方法 - Google Patents
バイポーラ型半導体集積回路装置およびその製造方法Info
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- JPH01225155A JPH01225155A JP63049713A JP4971388A JPH01225155A JP H01225155 A JPH01225155 A JP H01225155A JP 63049713 A JP63049713 A JP 63049713A JP 4971388 A JP4971388 A JP 4971388A JP H01225155 A JPH01225155 A JP H01225155A
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、縦型ＮＰＮトランジスタと縦型ＰＮＰ ト
ランジスタを同一基板上に搭載するバイポーラ型半導体
集積回路装置およびその製造方法に関するものである。
ランジスタを同一基板上に搭載するバイポーラ型半導体
集積回路装置およびその製造方法に関するものである。
（従来の技術）
上記のようなバイポーラ型半尋体集積回路装置の従来の
製造方法を第２図を参照して説明する。
製造方法を第２図を参照して説明する。
まず、第２図（ａ）に示すように、比抵抗１０〜４０Ω
・傭、ボロンドーグのＰ型半導体基板１の表面に厚さ１
μｍ程度の酸化膜層２を形成し、次いでホトリングラフ
ィ工程により該酸化膜層２にＮ＋埋込み層形成用窓３ａ
、３ｂを形成した後、該窓３ａ。
・傭、ボロンドーグのＰ型半導体基板１の表面に厚さ１
μｍ程度の酸化膜層２を形成し、次いでホトリングラフ
ィ工程により該酸化膜層２にＮ＋埋込み層形成用窓３ａ
、３ｂを形成した後、該窓３ａ。
３ｂを通して１２００℃、６０分程度のアンチモン拡散
を行うことにより、基板ｌに、接合深さ２μｍ。
を行うことにより、基板ｌに、接合深さ２μｍ。
シート抵抗１００Ω／口程度のＮ＋埋込み層４ａ、４ｂ
を形成する。
を形成する。
次に、第２図（ｂ）に示すように基板１上に厚さ１μｍ
程度の酸化膜層５を作り直した後、ホトリソグラフィ工
程により該酸化膜層５にＰ＋埋込み層形成用窓６を前記
Ｎ十埋込み層４ｂ上で形成し、次いでその窓６を通して
イオン打込みによりボロンをドーズｆｔ １ｘ ＩＱ”
ｙ＋＋−” ｌエネルギー６０ｋｅＶで打込み、１００
０℃、６０分程度のアニールを行うことにより、Ｎ十埋
込み層４ｂ中にＰ＋埋込み層７を形成する。
程度の酸化膜層５を作り直した後、ホトリソグラフィ工
程により該酸化膜層５にＰ＋埋込み層形成用窓６を前記
Ｎ十埋込み層４ｂ上で形成し、次いでその窓６を通して
イオン打込みによりボロンをドーズｆｔ １ｘ ＩＱ”
ｙ＋＋−” ｌエネルギー６０ｋｅＶで打込み、１００
０℃、６０分程度のアニールを行うことにより、Ｎ十埋
込み層４ｂ中にＰ＋埋込み層７を形成する。
次いで、酸化膜層５を除去した後、基板１上に、第２図
（ｃ）に示すように、比抵抗２Ω・儒〜２．５Ω・副。
（ｃ）に示すように、比抵抗２Ω・儒〜２．５Ω・副。
厚み３〜３．５μｍ程度のリンドーグＮ型エピタキシャ
ル層８をＣＶＤ法により形成する。
ル層８をＣＶＤ法により形成する。
次いで、Ｂ Ｃ１！！ガスによる１０００℃程度でのグ
リデポジションおよびそれに続＜ １１００℃、６０分
程度の条件でのドライブインを行うことにより、Ｎ＋埋
込み層４ａ上のエピタキシャル層第１幀域と、Ｐ＋埋込
み層７上のエピタキシャル層第２領域とを互いに分離す
るＰ＋分離拡散層９を第２図（ｄ）に示すようにＰ型半
導体基板１およびＰ＋埋込み層７に到達するようにエピ
タキシャル層８内に形成する。
リデポジションおよびそれに続＜ １１００℃、６０分
程度の条件でのドライブインを行うことにより、Ｎ＋埋
込み層４ａ上のエピタキシャル層第１幀域と、Ｐ＋埋込
み層７上のエピタキシャル層第２領域とを互いに分離す
るＰ＋分離拡散層９を第２図（ｄ）に示すようにＰ型半
導体基板１およびＰ＋埋込み層７に到達するようにエピ
タキシャル層８内に形成する。
ここで、Ｐ＋埋込み層７に到達しているＰ＋分離拡散層
９は縦型ＰＮＰ トランジスタのコレクタ取出し領域と
しても作用する。また、このＰ＋分離拡散層９形成時、
Ｎ十埋込み層４ａ、４ｂとＰ＋埋込み層７は上方拡散す
るが、Ｐ＋埋込み層７に使用したボロンは、１１００℃
における拡散係数が２ Ｘ １Ｏ−１３ｏ１／ ｓｅｅ
と、アンチモンのＩ Ｘ １０−１’ ｃｌｉ／ｓｅｅ
と比較して大であるので、Ｐ＋埋込み層７はＮ十埋込み
層４ａ、４ｂより上方へ形成される。
９は縦型ＰＮＰ トランジスタのコレクタ取出し領域と
しても作用する。また、このＰ＋分離拡散層９形成時、
Ｎ十埋込み層４ａ、４ｂとＰ＋埋込み層７は上方拡散す
るが、Ｐ＋埋込み層７に使用したボロンは、１１００℃
における拡散係数が２ Ｘ １Ｏ−１３ｏ１／ ｓｅｅ
と、アンチモンのＩ Ｘ １０−１’ ｃｌｉ／ｓｅｅ
と比較して大であるので、Ｐ＋埋込み層７はＮ十埋込み
層４ａ、４ｂより上方へ形成される。
その後は、第２図（ｅ）に示すように、接合深さ１μｍ
、シート抵抗２００Ω／口の条件でＰ＋拡散層１０をエ
ピタキシャル層８の第１領域（ＮＰＮ ） ９ンジスタ
形成部分）と第２領域（ＰＮＰトランジスタ形成部分）
に縦型ＮＰＮ Ｉ’ ？ンジスタのベース、縦型ＰＮト
ランジスタのエミッタとして形成し、さらに％接合深さ
０．７μｍ、シート抵抗２０Ω／口の条件でＮ＋拡散層
１１を前記第１領域および第２領域、さらＫは第２領域
と隣接するエピタキシャル層領域に縦型ＮＰＮトランジ
スタのエミッタ、コレクタ取出し領域、縦ｆｉＰＮＰ
トランジスタのペース領域、分離のための層として形成
する。これにより、第１領域部には縦型ＮＰＮトランジ
スタが、また第２領域部には縦型ＰＮＰ トランジスタ
が完成する。最後に、エピタキシャル層８上の絶縁ｖｊ
、１２に各拡散層のコンタクトホールを開けてＭなどＫ
より電極配線ノ９ターン１３を形成する。
、シート抵抗２００Ω／口の条件でＰ＋拡散層１０をエ
ピタキシャル層８の第１領域（ＮＰＮ ） ９ンジスタ
形成部分）と第２領域（ＰＮＰトランジスタ形成部分）
に縦型ＮＰＮ Ｉ’ ？ンジスタのベース、縦型ＰＮト
ランジスタのエミッタとして形成し、さらに％接合深さ
０．７μｍ、シート抵抗２０Ω／口の条件でＮ＋拡散層
１１を前記第１領域および第２領域、さらＫは第２領域
と隣接するエピタキシャル層領域に縦型ＮＰＮトランジ
スタのエミッタ、コレクタ取出し領域、縦ｆｉＰＮＰ
トランジスタのペース領域、分離のための層として形成
する。これにより、第１領域部には縦型ＮＰＮトランジ
スタが、また第２領域部には縦型ＰＮＰ トランジスタ
が完成する。最後に、エピタキシャル層８上の絶縁ｖｊ
、１２に各拡散層のコンタクトホールを開けてＭなどＫ
より電極配線ノ９ターン１３を形成する。
第４図は、このようにして製造された従来の装置におけ
るエピタキシャル層および埋込み層部分の不純物濃度分
布を示す。
るエピタキシャル層および埋込み層部分の不純物濃度分
布を示す。
この濃度分布でアンチモン拡散で示されるＮ＋埋込み層
４ｂは、Ｐ＋埋込み層７で形成されるＰＮＰトランジス
タのコレクタ層をＰ型半導体基＆１から電気的に分離す
るための働きをする。
４ｂは、Ｐ＋埋込み層７で形成されるＰＮＰトランジス
タのコレクタ層をＰ型半導体基＆１から電気的に分離す
るための働きをする。
（発明が解決しようとする課題）
しかるに、上記従来の製造方法では、Ｎ＋埋込み層４ｂ
がＮＰＮ トランジスタのＮ＋埋込み層４ａと同−条件
で形成され、非常に高ｒ８度になっているため、縦型Ｐ
ＮＰ トランジスタのフレフタ容量が大となり、トラン
ジスタの動作スピードが低下するという第１の問題点が
あった。
がＮＰＮ トランジスタのＮ＋埋込み層４ａと同−条件
で形成され、非常に高ｒ８度になっているため、縦型Ｐ
ＮＰ トランジスタのフレフタ容量が大となり、トラン
ジスタの動作スピードが低下するという第１の問題点が
あった。
また、上記従来の方法では、Ｐ＋埋込み層７形成により
ボロンが表面濃度１０１８以上と高濃度にドーグされた
基板ｌにエピタキシャル層８を形成するため、このポロ
ンがオートドーグしてしまい、エピタキシャル層８の比
抵抗の正確な制御がしすらいという第２の問題点があっ
た。この第２の問題点を解決するため、単にＰ＋埋込み
層７を低濃度とすると、高濃度Ｎ＋埋込み層４ｂにより
コンペンセートされてしまい、シート抵抗の増大（通常
は５にΩ／口）またはＰ＋埋込み層７が形成されないと
いう問題がある。
ボロンが表面濃度１０１８以上と高濃度にドーグされた
基板ｌにエピタキシャル層８を形成するため、このポロ
ンがオートドーグしてしまい、エピタキシャル層８の比
抵抗の正確な制御がしすらいという第２の問題点があっ
た。この第２の問題点を解決するため、単にＰ＋埋込み
層７を低濃度とすると、高濃度Ｎ＋埋込み層４ｂにより
コンペンセートされてしまい、シート抵抗の増大（通常
は５にΩ／口）またはＰ＋埋込み層７が形成されないと
いう問題がある。
そこで、Ｎ十埋込み層を２櫨類にする、すなわちＮＰＮ
トランジスタ部分のＮ＋埋込み層４ａは従来通り高濃
度のまま、ＰＮＰ トランジスタ部分のＮ＋埋込み層４
ｂは低濃度とすることにより上記第１の問題点を解決し
、さらに、Ｐ＋埋込み層７の濃度を下げて第２の問題点
を解決するという方法が考えられる。
トランジスタ部分のＮ＋埋込み層４ａは従来通り高濃
度のまま、ＰＮＰ トランジスタ部分のＮ＋埋込み層４
ｂは低濃度とすることにより上記第１の問題点を解決し
、さらに、Ｐ＋埋込み層７の濃度を下げて第２の問題点
を解決するという方法が考えられる。
しかるに、この方法では、２糊類のＮ＋埋込み層を形成
するため、ホトリソグラフィ工程と拡散工程が増大する
という問題があり、量産性を考えると、満足できる方法
ではなかった。
するため、ホトリソグラフィ工程と拡散工程が増大する
という問題があり、量産性を考えると、満足できる方法
ではなかった。
この発明は、以上述べた縦型ＰＮＰ トランジスタのコ
レクタ容量の増大と、エピタキシャル層形成でのオート
ドーグの問題を除去し、高性能の量産性に優れたバイポ
ーラ型半導体集積回路装置を提供することを目的とし、
かつその製造方法を提供することを目的とする。
レクタ容量の増大と、エピタキシャル層形成でのオート
ドーグの問題を除去し、高性能の量産性に優れたバイポ
ーラ型半導体集積回路装置を提供することを目的とし、
かつその製造方法を提供することを目的とする。
（課題を解決するだめの手段）
この発明では、半導体基板とその上のエピタキシャル層
を同一導電型（Ｎ型）とし、低炭度のＰ型埋へみ層によ
りＰＮＰ トランジスタのコレクタＩ−形成と、ＮＰＮ
トランジスタ形成部分の分離を行うようにしたものであ
る。
を同一導電型（Ｎ型）とし、低炭度のＰ型埋へみ層によ
りＰＮＰ トランジスタのコレクタＩ−形成と、ＮＰＮ
トランジスタ形成部分の分離を行うようにしたものであ
る。
（作用）
上記のように半導体基板とエピタキシャル層をＮ型とし
、低濃度のＰ型埋へみ層によりＰＮＰトランジスタのコ
レクタ層を形成すれば、ＰＮＰトランジスタ部分におい
てＰ型埋へみ層と高濃度Ｎ型層の接する部分はなくなり
、ＰＮＰ トランジスタのコレクタ容量は減少する。ま
た、Ｐ壁埋込み層が低濃度であれば、エピタキシャル層
形成工程において、オートドーグの影響が少なくなる。
、低濃度のＰ型埋へみ層によりＰＮＰトランジスタのコ
レクタ層を形成すれば、ＰＮＰトランジスタ部分におい
てＰ型埋へみ層と高濃度Ｎ型層の接する部分はなくなり
、ＰＮＰ トランジスタのコレクタ容量は減少する。ま
た、Ｐ壁埋込み層が低濃度であれば、エピタキシャル層
形成工程において、オートドーグの影響が少なくなる。
なお、Ｐ型埋へみ層の低濃度を数値で表わすと、ピーク
値でｌＸｌ０’〜ｌＸｌ０”コ、乙−程度である。
値でｌＸｌ０’〜ｌＸｌ０”コ、乙−程度である。
（実施例）
以下この発明の一実施例を第１図の製造工程断面図を参
照して詳細に説明する。
照して詳細に説明する。
まず、第１図（ａ）に示すように、比抵抗５〜ｌＯΩ・
信のリンドーグのＮ型半導体基板２１の表面に厚さ１μ
ｍ程度の酸化膜層２２を形成した後、ホトリソグラフィ
工程により該酸化膜層２２に低濃度Ｐ型埋込み層形成用
の窓２３ａ、２３ｂを形成し、次いでそれらの窓２３ａ
、２３ｂｔ−通して基板２１にイオン打込みによりボロ
ンをドーズ４ＩｔｌＸ １０”ｍ−” 、エネルギー６
０ｋｅＶで打込み、１０００℃。
信のリンドーグのＮ型半導体基板２１の表面に厚さ１μ
ｍ程度の酸化膜層２２を形成した後、ホトリソグラフィ
工程により該酸化膜層２２に低濃度Ｐ型埋込み層形成用
の窓２３ａ、２３ｂを形成し、次いでそれらの窓２３ａ
、２３ｂｔ−通して基板２１にイオン打込みによりボロ
ンをドーズ４ＩｔｌＸ １０”ｍ−” 、エネルギー６
０ｋｅＶで打込み、１０００℃。
６０分程度のアニールを行うことにより、低濃度のＰを
埋込み層２４ａ、２４ｂを基板２１に形成する。ここで
、Ｐ型埋へみ層２４ａは、縦置ＮＰＮトランジスタ形成
部分の分能の之めに、またＰ型埋へみＫｌ ２４ ｂは
縦型ＰＮＰ トランジスタのコレクタ層として形成され
る。
埋込み層２４ａ、２４ｂを基板２１に形成する。ここで
、Ｐ型埋へみ層２４ａは、縦置ＮＰＮトランジスタ形成
部分の分能の之めに、またＰ型埋へみＫｌ ２４ ｂは
縦型ＰＮＰ トランジスタのコレクタ層として形成され
る。
次に、第１図（ｂ）に示すように基板２１上に厚さ１μ
ｍ程度の酸化膜層２５を作り直した後、ホトリソグラフ
ィ工程により該酸化膜層２５にＮ＋埋込み層形成用窓２
６を形成する。ζこで、Ｎ十埋込み層形成用窓２６は前
記Ｐ型埋へみ層２４＆上で、かつこの埋込み層２４ａの
内側に位置するように形成される。そして、このように
して窓２６を形成し友ならば、次にその窓２６を通して
１２００℃。
ｍ程度の酸化膜層２５を作り直した後、ホトリソグラフ
ィ工程により該酸化膜層２５にＮ＋埋込み層形成用窓２
６を形成する。ζこで、Ｎ十埋込み層形成用窓２６は前
記Ｐ型埋へみ層２４＆上で、かつこの埋込み層２４ａの
内側に位置するように形成される。そして、このように
して窓２６を形成し友ならば、次にその窓２６を通して
１２００℃。
６０分程度のアンチモン拡散を行うことにより、Ｐ型埋
へみ層２４１Ｌ内に、接合深さ２μｍ、シート抵抗１０
０Ω／口程度の縦型ＮＰＮ トランジスタコレクタ抵抗
低減用のＮ＋埋込み層２７を形成する。
へみ層２４１Ｌ内に、接合深さ２μｍ、シート抵抗１０
０Ω／口程度の縦型ＮＰＮ トランジスタコレクタ抵抗
低減用のＮ＋埋込み層２７を形成する。
次いで、酸化膜層２５を除去した後、基板２１上に、第
１図＜６）に示すように、比抵抗２０φα〜２．５０・
ｄ、厚み３〜３．５μｍ程度のりンドーグＮ型エピタキ
シャル層２８を形成する。
１図＜６）に示すように、比抵抗２０φα〜２．５０・
ｄ、厚み３〜３．５μｍ程度のりンドーグＮ型エピタキ
シャル層２８を形成する。
次いで、Ｂα１ガスによる１０００℃程度でのグリデボ
ジシ璽ンおよびそれに続（１１００℃、６０分程度で°
のドライブインを行うことにより、Ｎ＋埋込み１ｉ１２
７上のエビタ中シャル層第ｌ領域と、Ｐ壁埋込１ｉ１１
２４ｂ上のエピタキシャル層第２領域とを互いに分離す
るＰ十分漸拡散層２９を第１図（ｄ）に示すようにＰ壁
埋込み層２４ａ、２４ｂに到達するようにエピタキシャ
ル°層２８内に形成する。ここで、Ｐ壁埋込み層２４ｂ
に到達しているＰ十分漸拡散層２９は岐ｍＰＮＰトラン
ジスタのコレクタ取出し領域としても作用する。また、
とのピ分離拡散Ｉｆ４２９形成時、埋込み層２４ａ、２
４ｂ、２７が上方拡散するが、ｐｕ埋込み層２４ａ、２
４ｂはＮ＋埋込み層２７と比較して１０度である之め、
Ｎ＋埋込み層２７の上方へは拡散しない。
ジシ璽ンおよびそれに続（１１００℃、６０分程度で°
のドライブインを行うことにより、Ｎ＋埋込み１ｉ１２
７上のエビタ中シャル層第ｌ領域と、Ｐ壁埋込１ｉ１１
２４ｂ上のエピタキシャル層第２領域とを互いに分離す
るＰ十分漸拡散層２９を第１図（ｄ）に示すようにＰ壁
埋込み層２４ａ、２４ｂに到達するようにエピタキシャ
ル°層２８内に形成する。ここで、Ｐ壁埋込み層２４ｂ
に到達しているＰ十分漸拡散層２９は岐ｍＰＮＰトラン
ジスタのコレクタ取出し領域としても作用する。また、
とのピ分離拡散Ｉｆ４２９形成時、埋込み層２４ａ、２
４ｂ、２７が上方拡散するが、ｐｕ埋込み層２４ａ、２
４ｂはＮ＋埋込み層２７と比較して１０度である之め、
Ｎ＋埋込み層２７の上方へは拡散しない。
その後は、第１図（ｅ）に示すように、嵌合深さ１μｍ
、シート抵抗２００Ω／口の条件でＰ＋拡散ノー３０を
エピタキシャル層２８の第１領域（ＮＰＮトランジスタ
形成部分）と第２領域（ＰＮＰ トランジスタ形成部分
）に縦型ＮＰＮトランジスタのペース、縦型ＰＮＰトラ
ンジスタのエミッタとして形成し、さらに、接合深さ０
．７μｍ、シート抵抗２０Ω／口の条件でＮ十拡散層３
１を前記第１領域および第２領域、さらには第２領域と
隣接するエピタキシャル層領域に縦型ＮＰＮトランジス
タのエミッタ、コレクタ取出し領域、縦型ＰＮＰ トラ
ンジスタのペース取出し領域、分離のための層として形
成する。これにより、第１領域部には縦型ＮＰＮトラン
ジスタが、また第２領域部には縦型ＰＮＰトランジスタ
が完成する。最後に、エピタキシャル層２８上の絶縁［
３２に各拡散層のコンタクトホールを開けてＭなどによ
り電極配線パターン３３を形成する。
、シート抵抗２００Ω／口の条件でＰ＋拡散ノー３０を
エピタキシャル層２８の第１領域（ＮＰＮトランジスタ
形成部分）と第２領域（ＰＮＰ トランジスタ形成部分
）に縦型ＮＰＮトランジスタのペース、縦型ＰＮＰトラ
ンジスタのエミッタとして形成し、さらに、接合深さ０
．７μｍ、シート抵抗２０Ω／口の条件でＮ十拡散層３
１を前記第１領域および第２領域、さらには第２領域と
隣接するエピタキシャル層領域に縦型ＮＰＮトランジス
タのエミッタ、コレクタ取出し領域、縦型ＰＮＰ トラ
ンジスタのペース取出し領域、分離のための層として形
成する。これにより、第１領域部には縦型ＮＰＮトラン
ジスタが、また第２領域部には縦型ＰＮＰトランジスタ
が完成する。最後に、エピタキシャル層２８上の絶縁［
３２に各拡散層のコンタクトホールを開けてＭなどによ
り電極配線パターン３３を形成する。
なお、第１図（ｅ）は、ＮＰＮトランジスタのエミ、り
をグランド（最低電位）に、−万ＰＮＰトランジスタの
エミッタをＶＤＤ （最高電位）に各々接続し、かつ両
コレクタを共通接続したフングリメンタリ回路を形成し
ｔ例を示している・第３図は、このようにして製造され
定装置における二−タ中シヤルノ−および埋込みＩ曽部
分の不純物濃度分布を示す。この図から明らかなように
、この装置および上記製造方法によれば、Ｐ壁埋込み層
２４ａ 、２４ｂを形成しているがロンの不純物濃度が
従来例と比して’／１０に低下しているのが分かる。し
九がって、エピタキシャル層２８を形成し九時のオート
ドーグの問題が軽減され、エピタキシャル層の比抵抗の
正確な制御が可能となる。
をグランド（最低電位）に、−万ＰＮＰトランジスタの
エミッタをＶＤＤ （最高電位）に各々接続し、かつ両
コレクタを共通接続したフングリメンタリ回路を形成し
ｔ例を示している・第３図は、このようにして製造され
定装置における二−タ中シヤルノ−および埋込みＩ曽部
分の不純物濃度分布を示す。この図から明らかなように
、この装置および上記製造方法によれば、Ｐ壁埋込み層
２４ａ 、２４ｂを形成しているがロンの不純物濃度が
従来例と比して’／１０に低下しているのが分かる。し
九がって、エピタキシャル層２８を形成し九時のオート
ドーグの問題が軽減され、エピタキシャル層の比抵抗の
正確な制御が可能となる。
また、上記のように基板２１とエピタキシャル層２８を
Ｎ型とし、低濃度のｐｍ埋込み層２４ｂによりＰＮＰト
ランジスタのコレクタ１−を形成すれば、ＰＮＰトラン
ジスタ部分においてＰ壁埋込み層と高濃度Ｎ型層の接す
る部分はなくなり、ＰＮＰトランジスタのコレクタ容量
は減少する。
Ｎ型とし、低濃度のｐｍ埋込み層２４ｂによりＰＮＰト
ランジスタのコレクタ１−を形成すれば、ＰＮＰトラン
ジスタ部分においてＰ壁埋込み層と高濃度Ｎ型層の接す
る部分はなくなり、ＰＮＰトランジスタのコレクタ容量
は減少する。
し次がって、トランジスタの動作スピードを早めること
ができる。
ができる。
（発明の効果）
以上詳細に説明したように、この発明によれば、エピタ
キシャル層を形成し九時のオートドーグの影響が少なく
なり、エピタキシャル層の比抵抗の正確な制御が可能と
なり、また縦型ＰＮＰトランジスタのコレクタ容量を減
少させてトランジスタの動作スピードを早めることがで
き、しかもそのような高性能なバイポーラ型半導体集積
回路装置を工程数を増加させることなく量産性を高めて
得ることができる。
キシャル層を形成し九時のオートドーグの影響が少なく
なり、エピタキシャル層の比抵抗の正確な制御が可能と
なり、また縦型ＰＮＰトランジスタのコレクタ容量を減
少させてトランジスタの動作スピードを早めることがで
き、しかもそのような高性能なバイポーラ型半導体集積
回路装置を工程数を増加させることなく量産性を高めて
得ることができる。
第１図はこの発明の一実施例を説明するための製造工程
断面図、第２図は従来のバイポーラ型半導体装置の製造
方法を示す工程断面図、第３図はこの発明の一実施例に
おける不純物濃度分布図、第４図は従来の製造方法にお
ける不純物濃度分布図である。 ２１・・・Ｎ型半導体基板、２４ａ、２４ｂ・・・Ｐ壁
埋込み層、２７・・・、Ｎ十埋込み層、２８・・・エピ
タキシャル層、２９・・・Ｐ十分離拡散層、３０・・・
Ｐ十拡散層、３１・・・Ｎ十拡散層。
断面図、第２図は従来のバイポーラ型半導体装置の製造
方法を示す工程断面図、第３図はこの発明の一実施例に
おける不純物濃度分布図、第４図は従来の製造方法にお
ける不純物濃度分布図である。 ２１・・・Ｎ型半導体基板、２４ａ、２４ｂ・・・Ｐ壁
埋込み層、２７・・・、Ｎ十埋込み層、２８・・・エピ
タキシャル層、２９・・・Ｐ十分離拡散層、３０・・・
Ｐ十拡散層、３１・・・Ｎ十拡散層。
Claims (2)
- （１）（ａ）Ｎ型半導体基板上に同一導電型のエピタキ
シャル層が形成されており、 （ｂ）該エピタキシャル層の底部には、縦型ＮＰＮトラ
ンジスタ形成部分分離のための低濃度の第１のＰ型埋込
み層と、縦型ＰＮＰトランジスタのコレクタ層としての
低濃度の第２のＰ型埋込み層が形成され、 （ｃ）前記第１のＰ型埋込み層内には、上部のエピタキ
シャル層と接して縦型ＮＰＮトランジスタのコレクタ抵
抗低減用のＮ型埋込み層が形成され、（ｄ）そのＮ型埋
込み層を底部に有するエピタキシャル層の第１領域と、
前記第２のＰ型埋込み層を底部に有するエピタキシャル
層の第２領域は分離拡散層により互いに電気的に分離さ
れ、 （ｅ）第１領域には縦型ＮＰＮトランジスタの残りの拡
散層、第２領域には縦型ＰＮＰトランジスタの残りの拡
散層が形成されてなるバイポーラ型半導体集積回路装置
。 - （２）（ａ）Ｎ型半導体基板の表面部に、分離のための
低濃度の第１のＰ型埋込み層と、縦型ＰＮＰトランジス
タのコレクタ層としての低濃度の第２のＰ型埋込み層を
形成する工程と、 （ｂ）次いで、第１のＰ型埋込み層内に、縦型ＮＰＮト
ランジスタのコレクタ抵抗低減用のＮ型埋込み層を形成
する工程と、 （ｃ）その後、Ｎ型半導体基板上に同一導電型のエピタ
キシャル層を形成する工程と、 （ｄ）そのエピタキシャル層内に分離拡散層を形成して
、該エピタキシャル層を前記Ｎ型埋込み層を底部に有す
る第１領域と、前記第２のＰ型埋込み層を底部に有する
第２領域に分離する工程と、（ｅ）その第１領域に縦型
ＮＰＮトランジスタの残りの拡散層を形成し、第２領域
には縦型ＰＮＰトランジスタの残りの拡散層を形成する
工程とを具備してなるバイポーラ型半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049713A JPH01225155A (ja) | 1988-03-04 | 1988-03-04 | バイポーラ型半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049713A JPH01225155A (ja) | 1988-03-04 | 1988-03-04 | バイポーラ型半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01225155A true JPH01225155A (ja) | 1989-09-08 |
Family
ID=12838829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63049713A Pending JPH01225155A (ja) | 1988-03-04 | 1988-03-04 | バイポーラ型半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01225155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021858A (en) * | 1990-05-25 | 1991-06-04 | Hall John H | Compound modulated integrated transistor structure |
| US5453387A (en) * | 1993-12-13 | 1995-09-26 | Nec Corporation | Fabrication method of semiconductor device with neighboring n- and p-type regions |
-
1988
- 1988-03-04 JP JP63049713A patent/JPH01225155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021858A (en) * | 1990-05-25 | 1991-06-04 | Hall John H | Compound modulated integrated transistor structure |
| US5453387A (en) * | 1993-12-13 | 1995-09-26 | Nec Corporation | Fabrication method of semiconductor device with neighboring n- and p-type regions |
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