JPH0271356A - マルチマスタバス制御回路 - Google Patents
マルチマスタバス制御回路Info
- Publication number
- JPH0271356A JPH0271356A JP22408188A JP22408188A JPH0271356A JP H0271356 A JPH0271356 A JP H0271356A JP 22408188 A JP22408188 A JP 22408188A JP 22408188 A JP22408188 A JP 22408188A JP H0271356 A JPH0271356 A JP H0271356A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- master bus
- control circuit
- processor module
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値制御装置などの制御装置で使用されるマル
チマスタバス制御回路に関し、特にプロセッサモジュー
ルがマルチマスタバスにアクセスする時間を制限するよ
うにしたマルチマスタバス制御回路に関する。
チマスタバス制御回路に関し、特にプロセッサモジュー
ルがマルチマスタバスにアクセスする時間を制限するよ
うにしたマルチマスタバス制御回路に関する。
（従来の技術〕
数値制御装置、ロボット制御装置等の制御装置では、多
数のプロセッサでシステムバスを共存するマルチ・プロ
セッサシステムが一般的になっている。各プロセッサは
プロセッサモジュールに搭載され、マルチマスタバスに
結合されてデータの交換を行う。プロセッサモジュール
は基本的には自由にマルチマスタバスをアクセスできる
ように設計されるのが普通である。
数のプロセッサでシステムバスを共存するマルチ・プロ
セッサシステムが一般的になっている。各プロセッサは
プロセッサモジュールに搭載され、マルチマスタバスに
結合されてデータの交換を行う。プロセッサモジュール
は基本的には自由にマルチマスタバスをアクセスできる
ように設計されるのが普通である。
しかし、特定のプロセンサモジュールがマルチマスタバ
スを頻繁にアクセスすると、マルチマスタバスが特定の
プロセッサモジュールに占有されてしまい、他のプロセ
ンサモジュールがマルチマスタバスを使用できなくなり
、オンラインでのデータ処理が支障をきたすこととなる
。
スを頻繁にアクセスすると、マルチマスタバスが特定の
プロセッサモジュールに占有されてしまい、他のプロセ
ンサモジュールがマルチマスタバスを使用できなくなり
、オンラインでのデータ処理が支障をきたすこととなる
。
本発明はこのような点に鑑みてなされたものであり、プ
ロセッサモジュールがマルチマスタバスにアクセスした
のべ時間を制限するようにしたマルチマスタバス制御回
路を提供することを目的とする。
ロセッサモジュールがマルチマスタバスにアクセスした
のべ時間を制限するようにしたマルチマスタバス制御回
路を提供することを目的とする。
本発明では上記課題を解決するために、マルチマスタバ
スに複数のプロセッサモジュールが結合されるマルチマ
スタバス制御回路において、 プロセッサモジュールが最大占有できる時間を格納する
レジスタと、 一定時間ごとにリセソ１−され、マルチマスタバスを占
有している時間をカランＩ・とするカウンタと、 前記レジスタの値と前記カウンタの値を比較するコンパ
レータと、 前記カウンタの値が前記レジスタの値を越えたときに、
マルチマスタバスへのアクセスを停止させるアクセス停
止回路と、 を有することを特徴とするマルチマスタバス制御回路が
、 提供される。
スに複数のプロセッサモジュールが結合されるマルチマ
スタバス制御回路において、 プロセッサモジュールが最大占有できる時間を格納する
レジスタと、 一定時間ごとにリセソ１−され、マルチマスタバスを占
有している時間をカランＩ・とするカウンタと、 前記レジスタの値と前記カウンタの値を比較するコンパ
レータと、 前記カウンタの値が前記レジスタの値を越えたときに、
マルチマスタバスへのアクセスを停止させるアクセス停
止回路と、 を有することを特徴とするマルチマスタバス制御回路が
、 提供される。
カウンタはプロセッサがマルチマスタバスをアクセスす
る時間をカウントし、このカウント時間が予めレジスタ
に設定された時間を越えると、そのプロセッサモジュー
ルのマルチマスタバスへのアクセスを停止する。これに
よって、特定のプロセッサモジュールがマルチマスタバ
スを占有するのを防止する。
る時間をカウントし、このカウント時間が予めレジスタ
に設定された時間を越えると、そのプロセッサモジュー
ルのマルチマスタバスへのアクセスを停止する。これに
よって、特定のプロセッサモジュールがマルチマスタバ
スを占有するのを防止する。
以下、本発明の一実施例を図面に基づいて説明する。
第２図に本発明のマルチマスタバス制御回路の全体の構
成図を示す。マルチマスタバス１にはプロセッサモジュ
ール２０及び３０が結合されている。図では２個のプロ
セッサモジュールのみ示しているが、実際には５〜２０
個程度のプロセッサモジュールが結合される。
成図を示す。マルチマスタバス１にはプロセッサモジュ
ール２０及び３０が結合されている。図では２個のプロ
セッサモジュールのみ示しているが、実際には５〜２０
個程度のプロセッサモジュールが結合される。
プロセッサモジュール２０とプロセッサモジュール３０
は同じ構成であるので、プロセッサモジュール２０につ
いてのみ説明する。プロセッサモジュール２０はローカ
ルバス２５にマイクロプロセッサ２１、メモリ２２等が
結合され、ローカルバス２５はバッファ２６を経由して
、マルチマスタバス１に接続されている。マルチマスタ
バス制御回路２３はマルチマスタバス１へのアクセスの
制御を行う。
は同じ構成であるので、プロセッサモジュール２０につ
いてのみ説明する。プロセッサモジュール２０はローカ
ルバス２５にマイクロプロセッサ２１、メモリ２２等が
結合され、ローカルバス２５はバッファ２６を経由して
、マルチマスタバス１に接続されている。マルチマスタ
バス制御回路２３はマルチマスタバス１へのアクセスの
制御を行う。
第１図にマルチマスタバス制御回路の詳細図を示す。マ
ルチマスタバス１にはアドレスバス２がバッファ２ａ及
び２ｂを介して、データバス３がバッファ３ａ及び３ｂ
を介して、それぞれ接続されている。ここで、バッファ
２ａ、２ｂ、３ａ及び３ｂは第２図のバッファ２６に対
応する。
ルチマスタバス１にはアドレスバス２がバッファ２ａ及
び２ｂを介して、データバス３がバッファ３ａ及び３ｂ
を介して、それぞれ接続されている。ここで、バッファ
２ａ、２ｂ、３ａ及び３ｂは第２図のバッファ２６に対
応する。
バス制御回路５は通常のアドレスバス２及びデータバス
３とマルチマスタバス１のデータの転送を制御する。ま
た、ハス制御回路５からはバス使用中（ＢＵＳ ０Ｃ
Ｃ）信号９が出力される。６はバスビーシイ （ＢＵＳ
ＢＵＳＹ）信号ライン、７はバス要求（ＢＵＳ
ＲＥＱＵＥＳＴ）信号ライン、８は書き込み及び読み出
しくＲＥＡＤ／ＷＲＩ ＴＥ）信号ラインである。
３とマルチマスタバス１のデータの転送を制御する。ま
た、ハス制御回路５からはバス使用中（ＢＵＳ ０Ｃ
Ｃ）信号９が出力される。６はバスビーシイ （ＢＵＳ
ＢＵＳＹ）信号ライン、７はバス要求（ＢＵＳ
ＲＥＱＵＥＳＴ）信号ライン、８は書き込み及び読み出
しくＲＥＡＤ／ＷＲＩ ＴＥ）信号ラインである。
バス使用制御回路１０にはカウンタ１１、レジスタ１２
、コンパレータ１３及びフリンブフロ・ンプ１４から構
成されている。
、コンパレータ１３及びフリンブフロ・ンプ１４から構
成されている。
カウンタ１１はクロック（ＣＬ）を受け、バス使用中（
ＢＵＳ ０ＣＣ）信号が有効な間、カウントアツプす
る。すなわち、プロセッサモジュルがマルチマスタバス
１をアクセスしている間カラン１−アップする。また、
カウンタ１１は一定周期の時間ごとにパルス（Ｐｔ）に
よって、クリアされる。実際の例では、クロンクは１０
ＭＨｚ、パルス（ｐｔ）の周期は２ｍ秒程度である。
ＢＵＳ ０ＣＣ）信号が有効な間、カウントアツプす
る。すなわち、プロセッサモジュルがマルチマスタバス
１をアクセスしている間カラン１−アップする。また、
カウンタ１１は一定周期の時間ごとにパルス（Ｐｔ）に
よって、クリアされる。実際の例では、クロンクは１０
ＭＨｚ、パルス（ｐｔ）の周期は２ｍ秒程度である。
レジスタ１２には予めこのプロセ・ノサモジュールのマ
ルチマスタバス１を占有できる最大時間が設定される。
ルチマスタバス１を占有できる最大時間が設定される。
従って、このプロセッサモジュールがこの最大時間を越
えてマルチマスタバスＩを占有すると、コンパレータ１
３の出力はＩｒ１．ｎとなり、フリンプフロップ１４が
セットされる。
えてマルチマスタバスＩを占有すると、コンパレータ１
３の出力はＩｒ１．ｎとなり、フリンプフロップ１４が
セットされる。
この結果、アンドゲート４ａ、４ｂ、４Ｃ及び４ｄの出
力は１ｒＯＪとなり、バッフｙ２ａ、２ｂ、３ａ及び３
ｂは閉しられ、プロセッサモジュールはマルチマスタバ
ス１にアクセスできなくなる。
力は１ｒＯＪとなり、バッフｙ２ａ、２ｂ、３ａ及び３
ｂは閉しられ、プロセッサモジュールはマルチマスタバ
ス１にアクセスできなくなる。
なお、分かり品くするために、図では直ちにゲトが４ａ
等が閉じるように表しであるが、実際はマルチマスタバ
ス１へのサイクルが終了した時点でバッファ２ａ等が閉
じるように制御される。
等が閉じるように表しであるが、実際はマルチマスタバ
ス１へのサイクルが終了した時点でバッファ２ａ等が閉
じるように制御される。
このように特定のプロセッサごとにマルチマスタバスを
占有できるのべ時間を制限したので、プログラムのバグ
等が原因で特定のプロセッサモジュールがマルチマスタ
バスを過剰に占有することを防止できる。
占有できるのべ時間を制限したので、プログラムのバグ
等が原因で特定のプロセッサモジュールがマルチマスタ
バスを過剰に占有することを防止できる。
以上説明したように本発明では、マルチマスタバスに結
合されたプロセッサモジュールがマルチマスタバスを占
有できるのべ時間を制限したので、特定のプロセッサモ
ジュールにマルチマスタバスが占有されるのを防止する
ことができ、マルチ・プロセッサシステムの信軌性を高
めることができる。
合されたプロセッサモジュールがマルチマスタバスを占
有できるのべ時間を制限したので、特定のプロセッサモ
ジュールにマルチマスタバスが占有されるのを防止する
ことができ、マルチ・プロセッサシステムの信軌性を高
めることができる。
第１図はマルチマスタバス制御回路の詳細図、第２図は
本発明のマルチマスタバス制御回路の全体の構成図であ
る。 マ ルチマスクバスア ドレスバスデ ータバスバ ス バス使用制御回路 カウンタ レジスタ コンパレータ 一一一一一ーーープロセンサモジュール・−プロセッサ
モジュール 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖
本発明のマルチマスタバス制御回路の全体の構成図であ
る。 マ ルチマスクバスア ドレスバスデ ータバスバ ス バス使用制御回路 カウンタ レジスタ コンパレータ 一一一一一ーーープロセンサモジュール・−プロセッサ
モジュール 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖
Claims (1)
- （１）マルチマスタバスに複数のプロセッサモジュール
が結合されるマルチマスタバス制御回路において、 プロセッサモジュールが最大占有できる時間を格納する
レジスタと、 一定時間ごとにリセットされ、マルチマスタバスを占有
している時間をカウントとするカウンタと、 前記レジスタの値と前記カウンタの値を比較するコンパ
レータと、 前記カウンタの値が前記レジスタの値を越えたときに、
マルチマスタバスへのアクセスを停止させるアクセス停
止回路と、 を有することを特徴とするマルチマスタバス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22408188A JPH0271356A (ja) | 1988-09-07 | 1988-09-07 | マルチマスタバス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22408188A JPH0271356A (ja) | 1988-09-07 | 1988-09-07 | マルチマスタバス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271356A true JPH0271356A (ja) | 1990-03-09 |
Family
ID=16808262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22408188A Pending JPH0271356A (ja) | 1988-09-07 | 1988-09-07 | マルチマスタバス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0271356A (ja) |
-
1988
- 1988-09-07 JP JP22408188A patent/JPH0271356A/ja active Pending
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