JPS63201750A - バス監視方式 - Google Patents
バス監視方式Info
- Publication number
- JPS63201750A JPS63201750A JP62033627A JP3362787A JPS63201750A JP S63201750 A JPS63201750 A JP S63201750A JP 62033627 A JP62033627 A JP 62033627A JP 3362787 A JP3362787 A JP 3362787A JP S63201750 A JPS63201750 A JP S63201750A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- refresh
- output
- request signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(概要〕
バス許可を得てダイナミックメモリの記憶保持(リフレ
ッシュ)動作を行うマルチマスクシステムにおいて、 リフレッシュ動作のために所定の時間間隔で出力される
バス要求信号を計数し、所定数計数した後もリフレッシ
ュ動作が完了しないとき、タイムオーバとしてバス異常
占有通知信号を出力する。
ッシュ)動作を行うマルチマスクシステムにおいて、 リフレッシュ動作のために所定の時間間隔で出力される
バス要求信号を計数し、所定数計数した後もリフレッシ
ュ動作が完了しないとき、タイムオーバとしてバス異常
占有通知信号を出力する。
本発明はデータ処理装置に係わり、特に複数のハスマス
ク(以下マスク)で共有されるシステムバスにおけるバ
ス監視方式の改良に関する。
ク(以下マスク)で共有されるシステムバスにおけるバ
ス監視方式の改良に関する。
システムバスを制御するマスクが複数存在するマルチマ
スクシステムでは、各マスクのハードウェア異常に起因
するシステムバスの異常占有を防ぐため、バス監視部が
設けられている。
スクシステムでは、各マスクのハードウェア異常に起因
するシステムバスの異常占有を防ぐため、バス監視部が
設けられている。
しかし、このバス監視部は、従来他のユニットとは独立
に用意されるため、ハードウェアが高価となる問題点が
あり、簡易なバス監視方式が求められている。
に用意されるため、ハードウェアが高価となる問題点が
あり、簡易なバス監視方式が求められている。
第4図は従来のバス監視方式説明図である。
図中、
■は中央処理装置cpu、
A、Bは、CPUIに代わり、それぞれ共通バス(シス
テムハス)100を制御して共通メモリ6をアクセスす
るマスク、 4はバス調停部であって、各マスクA、B等より出力さ
れたバス要求を調停し使用権を与えるもの、 5はバス
監視部で、共通ハス100の異常占有を検出したとき、
CPUIに割込み信号を出力し、異常処理等によって共
通バス100を開放せしめるもの、 6は、CPUIおよび各マスクA、Bが共通に使用する
共通メモリで、グイナミソクRAM (DRAM)で構
成されるもの、 7はDRAM6のリフレッシュ制御を行うリフレッシュ
部、 である。
テムハス)100を制御して共通メモリ6をアクセスす
るマスク、 4はバス調停部であって、各マスクA、B等より出力さ
れたバス要求を調停し使用権を与えるもの、 5はバス
監視部で、共通ハス100の異常占有を検出したとき、
CPUIに割込み信号を出力し、異常処理等によって共
通バス100を開放せしめるもの、 6は、CPUIおよび各マスクA、Bが共通に使用する
共通メモリで、グイナミソクRAM (DRAM)で構
成されるもの、 7はDRAM6のリフレッシュ制御を行うリフレッシュ
部、 である。
上記システムにおいて、各マスクA、Bは、バス要求を
バス調停部4に出力し、共通バス100の使用権を得た
後共通メモリ6をアクセスする。
バス調停部4に出力し、共通バス100の使用権を得た
後共通メモリ6をアクセスする。
ここで、バス使用権を得たマスクに何等かのハードウェ
ア障害が発生し共通バス100が占有されたままになる
と、他のマスク、CPUIは共通バス100を使用する
ことができず、システム全体が待機状態になる。
ア障害が発生し共通バス100が占有されたままになる
と、他のマスク、CPUIは共通バス100を使用する
ことができず、システム全体が待機状態になる。
バス監視部5は上記異常占有を監視するために設けられ
たもので、例えば共通バス100上に出力されたアドレ
スストローブ信号54の立ち上がりから時間を計数する
とともに、そのアクセスに対する応答信号55でリセッ
トされるタイマ5aを備え、タイマ5aが所定時間計数
したとき、タイムオーバとして、CPUIに割込み信号
56を、各マスクにはハードウニアリセラI・信号を出
力して共通バス100を開放せしめる。
たもので、例えば共通バス100上に出力されたアドレ
スストローブ信号54の立ち上がりから時間を計数する
とともに、そのアクセスに対する応答信号55でリセッ
トされるタイマ5aを備え、タイマ5aが所定時間計数
したとき、タイムオーバとして、CPUIに割込み信号
56を、各マスクにはハードウニアリセラI・信号を出
力して共通バス100を開放せしめる。
以上のごとく、複数のマスクを有するマルチマスクシス
テムでは、バス監視部を設けてシステムバスの異常占有
を防止しているが、バス監視部を他のユニットとは独立
に設けられていたため、コスト高となる問題点がある。
テムでは、バス監視部を設けてシステムバスの異常占有
を防止しているが、バス監視部を他のユニットとは独立
に設けられていたため、コスト高となる問題点がある。
本発明は上記問題点に鑑み、ハードウェアを削減する簡
易なバス監視方式を提供することを目的とするものであ
る。
易なバス監視方式を提供することを目的とするものであ
る。
上記目的のため、本発明のバス監視方式は、第1図本発
明の原理説明図に示すように、リフレッシュ動作のため
に出力されたバス要求信号(50)を計数するとともに
記憶保持動作の完了信号(52)によりリセットされる
計数手段(30)と、 該計数手段(30)が該バス要求信号(50)を所定数
計数したときバス異常占有通知信号(53)を出力する
出力手段(31)と を設けたものである。
明の原理説明図に示すように、リフレッシュ動作のため
に出力されたバス要求信号(50)を計数するとともに
記憶保持動作の完了信号(52)によりリセットされる
計数手段(30)と、 該計数手段(30)が該バス要求信号(50)を所定数
計数したときバス異常占有通知信号(53)を出力する
出力手段(31)と を設けたものである。
各マスクの共通メモリとして使用されるグイナミソクメ
モリ12の記憶保持動作(リフレッシュ動作)は所定の
時間間隔でバス許可を得て実行される。
モリ12の記憶保持動作(リフレッシュ動作)は所定の
時間間隔でバス許可を得て実行される。
このため、バス使用許可を得るためのバス要求信号50
が出力された後所定時間(バス要求信号50を計数する
)内にリフレッシュ動作が未完了のときは、システムバ
ス100が他のバスマスクによって異常占有されたもの
と判断して、バス異常占有通知信号53を出力する。
が出力された後所定時間(バス要求信号50を計数する
)内にリフレッシュ動作が未完了のときは、システムバ
ス100が他のバスマスクによって異常占有されたもの
と判断して、バス異常占有通知信号53を出力する。
このリフレッシュ動作は通常2〜4mS周期に行われる
が、グイナミソクメモリ12はローとコラムとで構成さ
れ且つロ一単位にメモリチップが順次選択されてリフレ
ッシュされるため、バス要求信号50は10数μs程度
の時間間隔で出力される。
が、グイナミソクメモリ12はローとコラムとで構成さ
れ且つロ一単位にメモリチップが順次選択されてリフレ
ッシュされるため、バス要求信号50は10数μs程度
の時間間隔で出力される。
上記バス要求信号50を計数するとともにリフレッシュ
完了信号52によりリセットされる計数手段30を設け
、計数手段30が所定数計数したとき、タイムオーバと
して出力手段31によりバス異常占有通知信号53を出
力する。
完了信号52によりリセットされる計数手段30を設け
、計数手段30が所定数計数したとき、タイムオーバと
して出力手段31によりバス異常占有通知信号53を出
力する。
このバス異常占有通知信号53により、プロセッサは所
定の異常処理を行い、また各マスクがハードウェアリセ
ットされてシステムバス100が開放される。
定の異常処理を行い、また各マスクがハードウェアリセ
ットされてシステムバス100が開放される。
本発明の実施例を第1図〜第3図を参照しつつ説明する
。
。
本実施例はバス要求信号50を2回計数、即ちリフレッ
シュ要求ごとにリフレッシュ動作完了を監視する例を示
したものであり、 第2図に実施例のバス監視部ブロック図、第3図に監視
動作タイムチャート図、 を示す。
シュ要求ごとにリフレッシュ動作完了を監視する例を示
したものであり、 第2図に実施例のバス監視部ブロック図、第3図に監視
動作タイムチャート図、 を示す。
第2図において、
10はリフレッシュ要求発生部で、所定の時間間隔(例
えば16μs)でリフレッシュ要求信号(バス要求信号
)50を出力する。
えば16μs)でリフレッシュ要求信号(バス要求信号
)50を出力する。
このリフレッシュ要求信号50は、バス要求信号50と
してバス監視部21およびバス調停部4に出力される。
してバス監視部21およびバス調停部4に出力される。
11はリフレッシュ実行部で、各マスクA、 Bからア
クセスされたときグイナミソクメモリDRAM12を制
御するDRAM制御手段と、リフレッシュ実行手段とを
備える。
クセスされたときグイナミソクメモリDRAM12を制
御するDRAM制御手段と、リフレッシュ実行手段とを
備える。
即ち、共通バス100よりDRAM12がアクセスされ
たとき、マルチプレクサMPX14を通じてローアドレ
スデータおよびコラムアドレスデータとを出力してDR
AM12をアクセスし、バス使用許可信号51が入力さ
れたときは、MPXを切替えてリフレッシュカウンタ1
3よりローアドレスデータを出力してリフレッシュ動作
を指示する。
たとき、マルチプレクサMPX14を通じてローアドレ
スデータおよびコラムアドレスデータとを出力してDR
AM12をアクセスし、バス使用許可信号51が入力さ
れたときは、MPXを切替えてリフレッシュカウンタ1
3よりローアドレスデータを出力してリフレッシュ動作
を指示する。
タイミング発生部15は、上記制御のタイミング発生部
出力するとともに、リフレッシュ指示から所定時間経過
した後にリフレッシュ完了信号52を出力する。
出力するとともに、リフレッシュ指示から所定時間経過
した後にリフレッシュ完了信号52を出力する。
12はグイナミソクメモリDRAMで、リフレッシュ実
行部11が出力するアドレスデータを図示省略したアド
レスバッファに格納するとともに、ローデコーダR−D
1BおよびコラムデコーダC・D16によりメモリセル
19の1ビツトを選択し、データをリード/ライトする
。
行部11が出力するアドレスデータを図示省略したアド
レスバッファに格納するとともに、ローデコーダR−D
1BおよびコラムデコーダC・D16によりメモリセル
19の1ビツトを選択し、データをリード/ライトする
。
タイミング発生部15よりローアドレスストローブ信号
RASが出力され、リフレッシュ動作が指示されたとき
は、指定されたローアドレスのメモリチップを選択して
リフレッシュする。
RASが出力され、リフレッシュ動作が指示されたとき
は、指定されたローアドレスのメモリチップを選択して
リフレッシュする。
21は本発明の一実施例のバス監視部、である。
なお、バス許可信号51はバス要求信号50に対応する
ものであり、その他全図を通じて同一符号は同一対象物
を表す。
ものであり、その他全図を通じて同一符号は同一対象物
を表す。
バス監視部21は、フリップフロップFF22(計数手
段30に対応)、FF24およびアンド回路23(出力
手段31に対応)より構成され、図示のごとく接続され
る。即ち、第3図に示すように、以下の通り動作する。
段30に対応)、FF24およびアンド回路23(出力
手段31に対応)より構成され、図示のごとく接続され
る。即ち、第3図に示すように、以下の通り動作する。
FF22のQ出力はりフレッシュ要求発生部10の出力
するバス要求信号50により“l”にセットされ、リフ
レッシュ完了信号52が出力されるとリセットされる。
するバス要求信号50により“l”にセットされ、リフ
レッシュ完了信号52が出力されるとリセットされる。
従って、リフレッシュ完了信号52が出力されないと、
FF22のQ出力が“l”であるから、アンド回路23
を介して次のバス要求信号50がFF24に入力され、
FF24のQ出力が”1”にセットされてバス異常占有
通知信号(CPU割込み信号およびマスクリセット信号
)53が出力される。
FF22のQ出力が“l”であるから、アンド回路23
を介して次のバス要求信号50がFF24に入力され、
FF24のQ出力が”1”にセットされてバス異常占有
通知信号(CPU割込み信号およびマスクリセット信号
)53が出力される。
以下バス監視動作を第3図を参照しつつ説明する。
(11リフレッシュ要求発生部10はバス要求信号50
をバス調停部4に出力する。
をバス調停部4に出力する。
(2) バス監視部21ではFF22がこのバス要求
信号50を計数し、Q出力が“l”にセットされる。
信号50を計数し、Q出力が“l”にセットされる。
(3)バス調停部4よりバス許可信号51が出力される
と、リフレッシュ実行部11はローアドレスデータおよ
びストローブ信号RASを出力してDRAM12にリフ
レッシュ動作を指示する。
と、リフレッシュ実行部11はローアドレスデータおよ
びストローブ信号RASを出力してDRAM12にリフ
レッシュ動作を指示する。
(4)所定時間経過後にリフレッシュ完了信号52かり
フレッシュ実行部11より出力され、FF22はリセッ
トされる。
フレッシュ実行部11より出力され、FF22はリセッ
トされる。
共通バス100が正常な場合は以上の動作が繰り返され
、FF24のQ出力は“0”の状態が持続する。
、FF24のQ出力は“0”の状態が持続する。
(5)共通ハス100がマスクによって異常占有されて
バス許可信号51が応答されないとき、所定時間後(1
6μs)に再びバス要求信号50が出力され、FF24
がセットされてバス異常占有通知信号53が出力される
。
バス許可信号51が応答されないとき、所定時間後(1
6μs)に再びバス要求信号50が出力され、FF24
がセットされてバス異常占有通知信号53が出力される
。
」二記はりフレッシュ時間間隔をバス占有のタイムオー
バとしたが、さらに時間間隔を大きくする場合は、FF
22の代わりに複数のフリップフロップを設けてバス要
求信号50を所定数計数すればよい。
バとしたが、さらに時間間隔を大きくする場合は、FF
22の代わりに複数のフリップフロップを設けてバス要
求信号50を所定数計数すればよい。
以上のごとく、リフレッシュ動作のために出力されるハ
ス要求信号50と、リフレッシュ完了信号52とに基づ
きシステムバス100を監視する方式は簡易な回路で実
現できるため、これを例えばグイナミソクメモリュニソ
トに組み込むことにより、コストを大幅に低減せしめる
ことができる。
ス要求信号50と、リフレッシュ完了信号52とに基づ
きシステムバス100を監視する方式は簡易な回路で実
現できるため、これを例えばグイナミソクメモリュニソ
トに組み込むことにより、コストを大幅に低減せしめる
ことができる。
本発明は、ダイナミックメモリが正常にリフレッシュし
たか否かを監視してハスの異常占有を判定するハス監視
方式を提供するもので、簡易なハードウェアで構成でき
るため、コストにおける効果は極めて多大である。
たか否かを監視してハスの異常占有を判定するハス監視
方式を提供するもので、簡易なハードウェアで構成でき
るため、コストにおける効果は極めて多大である。
第1図は本発明の原理説明図、
第2図は実施例のバス監視部ブロック図、第3図は監視
動作タイムチャート図、 第4図は従来のハス監視方式説明図、 である。図中、 1は中央処理装置CPU、 4はハス調停部、 5はバス監視部、5aはタイマ
、 6はダイナミックメモリDRAM。 11リフレッシュ実行部、 12はダイナミックメモリDRAM。 13はリフレッシュカウンタ、 14はマルチプレクサMPX。 15はタイミング発生部、 16はコラムデコーダC−D。 18はローデコーダR−D。 19はメモリセル、 21はバス監視部、 22.24はフリ・ンブフロッブ、 23はゲート、 50はリフレッシュ動作のために出力するバス要求信号
(リフレッシュ要求信号)、 51はハス許可信号、 52はリフレッシュ完了信号(記憶保持動作の完了信号
)、 53はバス異常占有通知信号(CPU割込み信号、ハー
ドウェアリセット信号)、 54はアドレスストローブ信号、 55は応答信号、 56は割込み信号、 である。
動作タイムチャート図、 第4図は従来のハス監視方式説明図、 である。図中、 1は中央処理装置CPU、 4はハス調停部、 5はバス監視部、5aはタイマ
、 6はダイナミックメモリDRAM。 11リフレッシュ実行部、 12はダイナミックメモリDRAM。 13はリフレッシュカウンタ、 14はマルチプレクサMPX。 15はタイミング発生部、 16はコラムデコーダC−D。 18はローデコーダR−D。 19はメモリセル、 21はバス監視部、 22.24はフリ・ンブフロッブ、 23はゲート、 50はリフレッシュ動作のために出力するバス要求信号
(リフレッシュ要求信号)、 51はハス許可信号、 52はリフレッシュ完了信号(記憶保持動作の完了信号
)、 53はバス異常占有通知信号(CPU割込み信号、ハー
ドウェアリセット信号)、 54はアドレスストローブ信号、 55は応答信号、 56は割込み信号、 である。
Claims (1)
- 【特許請求の範囲】 所定の時間間隔で出力されるバス要求信号(50)に基
づきバス使用許可を得て記憶保持動作を行うダイナミッ
クメモリ(12)が接続されたシステムバス(100)
におけるバス監視方式であって、該バス要求信号(50
)を計数するとともに前記記憶保持動作の完了信号(5
2)によりリセットされる計数手段(30)と、 該計数手段(30)が該バス要求信号(50)を所定数
計数したときバス異常占有通知信号(53)を出力する
出力手段(31)と を設け、該ダイナミックメモリ(12)の記憶保持動作
に基づいて動作する出力手段の出力でシステムバス(1
00)を監視することを特徴とするバス監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033627A JPS63201750A (ja) | 1987-02-17 | 1987-02-17 | バス監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033627A JPS63201750A (ja) | 1987-02-17 | 1987-02-17 | バス監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201750A true JPS63201750A (ja) | 1988-08-19 |
Family
ID=12391682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033627A Pending JPS63201750A (ja) | 1987-02-17 | 1987-02-17 | バス監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5738448A (en) * | 1995-05-26 | 1998-04-14 | Kabushiki Kaisha Tec | Ribbon cassette for printer |
-
1987
- 1987-02-17 JP JP62033627A patent/JPS63201750A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5738448A (en) * | 1995-05-26 | 1998-04-14 | Kabushiki Kaisha Tec | Ribbon cassette for printer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5440711A (en) | Method for controlling DRAM memory in a microcomputer | |
| US5444855A (en) | System for guaranteed CPU bus access by I/O devices monitoring separately predetermined distinct maximum non CPU bus activity and inhibiting I/O devices thereof | |
| EP0071743A2 (en) | Refresh circuit for dynamic memory of a data processor employing a direct memory access controller | |
| JP4083847B2 (ja) | メモリ・リフレッシュ方法及びシステム | |
| CA2051177C (en) | Bus master with antilockup and no idle bus cycles | |
| JP3092566B2 (ja) | パイプライン方式のバスを用いたメモリ制御方式 | |
| JPS63201750A (ja) | バス監視方式 | |
| US6529981B1 (en) | Bus arbiter | |
| JP2783195B2 (ja) | マイクロコンピュータ | |
| JP2913099B2 (ja) | Dramリフレッシュ装置 | |
| JP2882334B2 (ja) | ダイナミックランダムアクセスメモリ | |
| KR0176634B1 (ko) | 16비트 데이타 버스를 가진 디램 데이타 억세스 제어회로 | |
| US6035372A (en) | Dynamic RAM in a microprocessor system | |
| JPH04143993A (ja) | Dramコントローラ | |
| JPS63191397A (ja) | 情報処理装置 | |
| JPS62256298A (ja) | ダイナミツクランダムアクセスメモリのリフレツシユ装置 | |
| KR100194041B1 (ko) | 다이나믹 랜덤 억세스 메모리 제어회로 | |
| JP3374902B2 (ja) | メモリコントローラ | |
| JPH0271356A (ja) | マルチマスタバス制御回路 | |
| JPS63191398A (ja) | 情報処理装置 | |
| JPS63229694A (ja) | リフレツシユコントロ−ラ | |
| JPH0568795B2 (ja) | ||
| JPS63247996A (ja) | メモリアクセス方法 | |
| JPH09297990A (ja) | メモリリフレッシュ制御方法およびメモリリフレッシュ制御装置 | |
| JPH0210513B2 (ja) |