JPH0271612A - 改良した能動電流源を有する半導体論理回路 - Google Patents
改良した能動電流源を有する半導体論理回路Info
- Publication number
- JPH0271612A JPH0271612A JP63223742A JP22374288A JPH0271612A JP H0271612 A JPH0271612 A JP H0271612A JP 63223742 A JP63223742 A JP 63223742A JP 22374288 A JP22374288 A JP 22374288A JP H0271612 A JPH0271612 A JP H0271612A
- Authority
- JP
- Japan
- Prior art keywords
- pair
- source
- current source
- fets
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 230000000295 complement effect Effects 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体回路、特にショットキゲート電界効果
トランジスタ（ＭＥＳＦＥＴ）を用いた半導体回路に関
するものであり、更に詳述するならば、そのような半導
体論理回路の出力段のソースフォロワのための能動電流
源回路に関するものである。
トランジスタ（ＭＥＳＦＥＴ）を用いた半導体回路に関
するものであり、更に詳述するならば、そのような半導
体論理回路の出力段のソースフォロワのための能動電流
源回路に関するものである。
従来の技術
高速、高周波動作や低消費電力等の点で、ガリウム砒素
（ＧａＡｓ）等の化合物半導体を用いた集積回路が近年
になって注目され、デジタル回路への応用が精力的に進
められている。ＧａＡｓ等の化合物半導体回路では、ト
ランジスタは、シリコン（Ｓｉ）の場合とは異なり、Ｍ
ＥＳＦＥＴで構成されることが多い。そして、デジタル
集積回路の極めて重要な回路要素である論理ゲートにつ
いても、ＭＥＳＦＥＴを用いた種々の回路が知られてい
る。
（ＧａＡｓ）等の化合物半導体を用いた集積回路が近年
になって注目され、デジタル回路への応用が精力的に進
められている。ＧａＡｓ等の化合物半導体回路では、ト
ランジスタは、シリコン（Ｓｉ）の場合とは異なり、Ｍ
ＥＳＦＥＴで構成されることが多い。そして、デジタル
集積回路の極めて重要な回路要素である論理ゲートにつ
いても、ＭＥＳＦＥＴを用いた種々の回路が知られてい
る。
第２図は、ＭＥＳＦＥＴを用いた従来の代表的な回路の
一つであるＳ ＣＦ Ｌ （Ｓｏｕｒｃｅ Ｃｏｕｐｌ
ｅｄＦＥＴ Ｌｏｇｉｃ）回路によるインバータ回路を
示す。
一つであるＳ ＣＦ Ｌ （Ｓｏｕｒｃｅ Ｃｏｕｐｌ
ｅｄＦＥＴ Ｌｏｇｉｃ）回路によるインバータ回路を
示す。
図示の論理回路は、論理段１０と出力段兼レベルシフト
段１２とから構成されている。
段１２とから構成されている。
論理段１０は、一対のス・イツチングＭＥＳＦＥＴＱ１
及びＱ２を具備している。トランジスタＱ１及びＱ２の
各ドレインは、負荷抵抗Ｒ１及びＲ２にそれぞれ接続さ
れ、それら負荷抵抗Ｒ１及びＲ２は更に負荷抵抗Ｒ３を
介して第１の電源端子１４に接続されている。また、ト
ランジスタＱ１及びＱ２のゲートはそれぞれ入力ＩＮＩ
及びＩＮ２に接続され、互いに相補的な関係にある入力
論理信号を受ける。
及びＱ２を具備している。トランジスタＱ１及びＱ２の
各ドレインは、負荷抵抗Ｒ１及びＲ２にそれぞれ接続さ
れ、それら負荷抵抗Ｒ１及びＲ２は更に負荷抵抗Ｒ３を
介して第１の電源端子１４に接続されている。また、ト
ランジスタＱ１及びＱ２のゲートはそれぞれ入力ＩＮＩ
及びＩＮ２に接続され、互いに相補的な関係にある入力
論理信号を受ける。
更に、トランジスタＱｌ及びＱ２のソースは、共通接続
されて、ＭＥＳＦＥＴＱ３のドレインに接続されている
。そのトランジスタＱ３のソースは、電流設定用の抵抗
Ｒ４を介して、第２の電源端子１６に接続されている。
されて、ＭＥＳＦＥＴＱ３のドレインに接続されている
。そのトランジスタＱ３のソースは、電流設定用の抵抗
Ｒ４を介して、第２の電源端子１６に接続されている。
この第２の電源端子１６は、第１の電源端子１４に対し
てマイナスの関係にある。また、トランジスタＱ３のゲ
ートは、バイアス抵抗Ｒ５を介してバイアス用固定電圧
端子１８に接続されている。従って、トランジスタＱ３
と抵抗Ｒ４及びＲ５は、能動電流源を構成している。
てマイナスの関係にある。また、トランジスタＱ３のゲ
ートは、バイアス抵抗Ｒ５を介してバイアス用固定電圧
端子１８に接続されている。従って、トランジスタＱ３
と抵抗Ｒ４及びＲ５は、能動電流源を構成している。
トランジスタＱ１及びＱ２のドレインは、出力段兼レベ
ルシフト段１２の一対のＭＥＳＦＥＴＱ４及びＱ５のゲ
ートに接続されている。それらトランジスタＱ４及びＱ
５のドレインは、第１の電源端子１４に接続されている
。また、トランジスタＱ４及びＱ５のソースはそれぞれ
、レベルシフト用素子２０及び２２（例えば、抵抗、Ｍ
ＥＳＦＥＴ、ショットキーバリアダイオードなどで構成
可能）を介して、一対のＭＥＳＦＥＴＱ６及びＱ７のド
レインに接続されている。それらトランジスタＱ６及び
Ｑ７のゲート及びソースは、第２の電源端子１６に接続
されている。従って、トランジスタＱ６及びＱ７は、能
動電流源を構成している。
ルシフト段１２の一対のＭＥＳＦＥＴＱ４及びＱ５のゲ
ートに接続されている。それらトランジスタＱ４及びＱ
５のドレインは、第１の電源端子１４に接続されている
。また、トランジスタＱ４及びＱ５のソースはそれぞれ
、レベルシフト用素子２０及び２２（例えば、抵抗、Ｍ
ＥＳＦＥＴ、ショットキーバリアダイオードなどで構成
可能）を介して、一対のＭＥＳＦＥＴＱ６及びＱ７のド
レインに接続されている。それらトランジスタＱ６及び
Ｑ７のゲート及びソースは、第２の電源端子１６に接続
されている。従って、トランジスタＱ６及びＱ７は、能
動電流源を構成している。
レベルシフト用素子２０及び２２のカソードとトランジ
スタＱ６及びＱ７のドレイン端子との間のそれぞれのノ
ードが、出力０ＵＴ１及び０ＩＪＴ２に接続されている
。かくして、トランジスタＱ４及びＱ５はソースフォロ
ワを構成している。
スタＱ６及びＱ７のドレイン端子との間のそれぞれのノ
ードが、出力０ＵＴ１及び０ＩＪＴ２に接続されている
。かくして、トランジスタＱ４及びＱ５はソースフォロ
ワを構成している。
このような差動構成の回路は、チップ内における特性の
バラツキさえなければ、多少、設計値から個々の素子の
特性がズしても動作するので、高い動作歩留りを期待す
ることができる。ところが、回路規模が大きくなるに連
れ、第２図の通常のソースフォロワ回路では負荷駆動能
力が不足し、高速動作が望めなくなってきた。
バラツキさえなければ、多少、設計値から個々の素子の
特性がズしても動作するので、高い動作歩留りを期待す
ることができる。ところが、回路規模が大きくなるに連
れ、第２図の通常のソースフォロワ回路では負荷駆動能
力が不足し、高速動作が望めなくなってきた。
そこで、ソースフォロワ回路の負荷駆動能力を増すため
に、第３図に示すように、論理第１０の出力レベルのハ
イ、ローの切り替わりの瞬間にソースフォロワ回路の電
流源ＦＥＴＱ６及びＱ７のゲート端子を制御する方法が
考えられた。
に、第３図に示すように、論理第１０の出力レベルのハ
イ、ローの切り替わりの瞬間にソースフォロワ回路の電
流源ＦＥＴＱ６及びＱ７のゲート端子を制御する方法が
考えられた。
第３図において、第２図に示す回路の構成要素と同一の
要素には同一の参照番号及び参照符号を付してあり、同
一要素についての説明は省略する。
要素には同一の参照番号及び参照符号を付してあり、同
一要素についての説明は省略する。
第２図及び第３図との比較から明らかなように、第３図
の回路では、ソースフォロワのための電流７１ＦＥＴＱ
６のゲートは、そのソースフォロワＦＥＴＱ４が接続さ
れた論理段１０のスイッチングＦＥＴＱＩと反対側のス
イッチングＦＥＴＱ２のドレイン端子に、コンデンサＣ
１を介して接続されると共に、バイアス抵抗Ｒ６を介し
てバイアス用固定電圧端子１８に接続されている。同様
に、電流源ＦＥＴＱ７のゲートは、そのソースフォロワ
ＦＥＴＱ５が接続された論理段１０のスイッチングＦＥ
ＴＱ２と反対側のスイッチングＦＥＴＱＩのドレイン端
子に、コンデンサＣ２を介して接続されると共に、バイ
アス抵抗Ｒ７を介してバイアス用固定電圧端子１８に接
続されている。かくして、ソースフォロワ回路部分はブ
ツシュ・プル動作を行うことになる。
の回路では、ソースフォロワのための電流７１ＦＥＴＱ
６のゲートは、そのソースフォロワＦＥＴＱ４が接続さ
れた論理段１０のスイッチングＦＥＴＱＩと反対側のス
イッチングＦＥＴＱ２のドレイン端子に、コンデンサＣ
１を介して接続されると共に、バイアス抵抗Ｒ６を介し
てバイアス用固定電圧端子１８に接続されている。同様
に、電流源ＦＥＴＱ７のゲートは、そのソースフォロワ
ＦＥＴＱ５が接続された論理段１０のスイッチングＦＥ
ＴＱ２と反対側のスイッチングＦＥＴＱＩのドレイン端
子に、コンデンサＣ２を介して接続されると共に、バイ
アス抵抗Ｒ７を介してバイアス用固定電圧端子１８に接
続されている。かくして、ソースフォロワ回路部分はブ
ツシュ・プル動作を行うことになる。
ところで、５ＣＦＬ回路においては、高速度動作のため
に全てのＦＥＴを飽和領域で動作し、かつ論理振幅を小
さ（するように設計されるので、通常、閾値電圧Ｖｔｈ
は、−０，１Ｖ〜−０，４ｖのものが選ばれる。しかし
、このような浅いＶｔｈを持つＦＥＴのゲート、ソース
を接続して電流源を構成すると、Ｖｉｈの設計値からの
ズレにより電流源の電流値が極端に変わってしまう。例
えば、Ｖｔｈの設計値が−０，２Ｖの時電流源の設計値
を１とすると、Ｖｔｈが±０．１Ｖ変化することにより
電流源は０．２５〜２．２５と９倍ものバラツキが生ず
ることになる。
に全てのＦＥＴを飽和領域で動作し、かつ論理振幅を小
さ（するように設計されるので、通常、閾値電圧Ｖｔｈ
は、−０，１Ｖ〜−０，４ｖのものが選ばれる。しかし
、このような浅いＶｔｈを持つＦＥＴのゲート、ソース
を接続して電流源を構成すると、Ｖｉｈの設計値からの
ズレにより電流源の電流値が極端に変わってしまう。例
えば、Ｖｔｈの設計値が−０，２Ｖの時電流源の設計値
を１とすると、Ｖｔｈが±０．１Ｖ変化することにより
電流源は０．２５〜２．２５と９倍ものバラツキが生ず
ることになる。
そこで、第４図に示すように、ソースフォロワ回路の電
流源を構成するＦＥＴＱ６及びＱ７のソース端子と第２
の電源端子との間に、それぞれ抵抗Ｒ８及びＲ９を接続
し、ゲート端子には、抵抗Ｒ６及びＲ７を介してバイア
ス用固定電圧端子１８から固定電位を与えて、電流源を
構成することが一般に行われている。なお、第４図にお
いて、第２図に示す回路の構成要素と同一の要素には同
一の参照番号及び参照符号を付してあり、同一要素につ
いての説明は省略する。
流源を構成するＦＥＴＱ６及びＱ７のソース端子と第２
の電源端子との間に、それぞれ抵抗Ｒ８及びＲ９を接続
し、ゲート端子には、抵抗Ｒ６及びＲ７を介してバイア
ス用固定電圧端子１８から固定電位を与えて、電流源を
構成することが一般に行われている。なお、第４図にお
いて、第２図に示す回路の構成要素と同一の要素には同
一の参照番号及び参照符号を付してあり、同一要素につ
いての説明は省略する。
この構成によれば、接続された抵抗が負帰還素子として
作用し、固定電位が安定してさえいれば、ゲート、ソー
スを短絡しただけの電流源に比べ電流のＶｔｈのバラツ
キに対する依存性を小さくすることができる。
作用し、固定電位が安定してさえいれば、ゲート、ソー
スを短絡しただけの電流源に比べ電流のＶｔｈのバラツ
キに対する依存性を小さくすることができる。
発明が解決しようとする問題点
ところが、この構成をソースフォロワ回路をブツシュ・
プルさせる回路に適用しようとすると、電流源ＦＥＴの
ゲート電位の変化に対応してソース電位も変化してしま
い、結果として電流源の電流値が一定に保たれるためブ
ツシュ・プルの効果が失われてしまう。
プルさせる回路に適用しようとすると、電流源ＦＥＴの
ゲート電位の変化に対応してソース電位も変化してしま
い、結果として電流源の電流値が一定に保たれるためブ
ツシュ・プルの効果が失われてしまう。
そこで、本発明は、上記問題点を解消して、半導体論理
回路のソースフォロワのための電流源ＦＥＴの閾値のバ
ラツキによる駆動能力のバラツキを抑えて、安定な論理
動作を実現できる半導体論理回路を提供せんとするもの
である。
回路のソースフォロワのための電流源ＦＥＴの閾値のバ
ラツキによる駆動能力のバラツキを抑えて、安定な論理
動作を実現できる半導体論理回路を提供せんとするもの
である。
問題点を解決するための手段
本発明によるならば、一対のスイッチング用ＦＥＴと、
入力と、一対の相補的な関係の出力電位をとることがで
きる一対の出力とを有する論理段と、該論理段の一対の
出力にそれぞれゲートが接続された一対のソースフォロ
ワＦＥＴを有するソースフォロワ回路と、前記一対のソ
ースフォロワＦＥＴのそれぞれのソース端子に接続され
た一対の電流源ＦＥＴを有する能動電流源とを具備し、
前記一対の電流源ＦＥＴの各々のゲートは、抵抗を介し
て固定バイアス電圧端子に接続されると共に、該電流源
ＦＥＴが継続された前記ソースフォロワＦＥＴのゲート
が接続されていない方の前記論理段の出力にコンデンサ
を介して接続されている半導体論理回路において、前記
電流源ＦＥＴのソース端子が互いに共通接続されており
、その共通接続されたソース端子は、抵抗素子を電源端
子に接続される。
入力と、一対の相補的な関係の出力電位をとることがで
きる一対の出力とを有する論理段と、該論理段の一対の
出力にそれぞれゲートが接続された一対のソースフォロ
ワＦＥＴを有するソースフォロワ回路と、前記一対のソ
ースフォロワＦＥＴのそれぞれのソース端子に接続され
た一対の電流源ＦＥＴを有する能動電流源とを具備し、
前記一対の電流源ＦＥＴの各々のゲートは、抵抗を介し
て固定バイアス電圧端子に接続されると共に、該電流源
ＦＥＴが継続された前記ソースフォロワＦＥＴのゲート
が接続されていない方の前記論理段の出力にコンデンサ
を介して接続されている半導体論理回路において、前記
電流源ＦＥＴのソース端子が互いに共通接続されており
、その共通接続されたソース端子は、抵抗素子を電源端
子に接続される。
作用
以上のように、本発明の半導体回路は、半導体論理回路
の出力段を構成するソースフォロワのための一対の電流
源ＦＥＴのゲート端子に、コンデンサを介して論理段か
ら相補的な信号が印加されることに加えて、一対の電流
源ＦＥＴのソース端子が共通接続される共に、抵抗を介
して電源端子に接続されている。
の出力段を構成するソースフォロワのための一対の電流
源ＦＥＴのゲート端子に、コンデンサを介して論理段か
ら相補的な信号が印加されることに加えて、一対の電流
源ＦＥＴのソース端子が共通接続される共に、抵抗を介
して電源端子に接続されている。
かかる構成により、両型流源の電流の和を一定に保ちつ
つ、ブツシュ・プル動作のために電流の分配比を変化さ
せる・ことができる。従って、確実にブツシュ・プル動
作を行うことができ、駆動能力の大きな回路を実現でき
る。
つ、ブツシュ・プル動作のために電流の分配比を変化さ
せる・ことができる。従って、確実にブツシュ・プル動
作を行うことができ、駆動能力の大きな回路を実現でき
る。
実施例
以下、添付図面を参照して本発明による半導体論理回路
の実施例を説明する。
の実施例を説明する。
第１図は、本発明による半導体論理回路の一実施例を示
す回路図である。本実施例の半導体論理回路は、第２図
から第４図に示した従来の半導体論理回路と同様に、イ
ンバータ回路であり、第２図から第４図に示した従来の
半導体論理回路の回路要素と同一の回路要素には、同一
の参照番号または参照符号を付しである。
す回路図である。本実施例の半導体論理回路は、第２図
から第４図に示した従来の半導体論理回路と同様に、イ
ンバータ回路であり、第２図から第４図に示した従来の
半導体論理回路の回路要素と同一の回路要素には、同一
の参照番号または参照符号を付しである。
第１図に示す本発明による半導体論理回路は、論理段１
０と出力段兼レベルシフト段１２とから構成されている
。
０と出力段兼レベルシフト段１２とから構成されている
。
論理段１０は、一対のスイッチングＭＥＳＦＥＴＱ１及
びＣ２を具備している。トランジスタＱ１及びＣ２の各
ドレインは、負荷抵抗Ｒ１及びＲ２にそれぞれ接続され
、それら負荷抵抗Ｒ１及びＲ２は更に負荷抵抗Ｒ３を介
して第１の電源端子１４に接続されている。また、トラ
ンジスタＱ１及びＣ２のゲートはそれぞれ入力ＩＮＩ及
びＩＮ２に接続され、互いに相補的な関係にある入力論
理信号を受ける。
びＣ２を具備している。トランジスタＱ１及びＣ２の各
ドレインは、負荷抵抗Ｒ１及びＲ２にそれぞれ接続され
、それら負荷抵抗Ｒ１及びＲ２は更に負荷抵抗Ｒ３を介
して第１の電源端子１４に接続されている。また、トラ
ンジスタＱ１及びＣ２のゲートはそれぞれ入力ＩＮＩ及
びＩＮ２に接続され、互いに相補的な関係にある入力論
理信号を受ける。
更に、トランジスタＱ１及びＣ２のソースは、共通接続
されて、ＭＥＳＦＥＴＱ３のドレインに接続されている
。そのトランジスタＱ３のソースは、電流設定用の抵抗
Ｒ４を介して、第２の電源端子１６に接続されている。
されて、ＭＥＳＦＥＴＱ３のドレインに接続されている
。そのトランジスタＱ３のソースは、電流設定用の抵抗
Ｒ４を介して、第２の電源端子１６に接続されている。
この第２の電源端子１６は、第１の電源端子１４に対し
てマイナスの関係にある。また、トランジスタＱ３のゲ
ートは、バイアス抵抗Ｒ５を介してバイアス用固定電圧
端子１８に接続され、トランジスタＱ３と抵抗Ｒ４及び
Ｒ５は、能動電流源を構成している。
てマイナスの関係にある。また、トランジスタＱ３のゲ
ートは、バイアス抵抗Ｒ５を介してバイアス用固定電圧
端子１８に接続され、トランジスタＱ３と抵抗Ｒ４及び
Ｒ５は、能動電流源を構成している。
トランジスタＱ１及びＣ２のドレインは、出力段兼レベ
ルシフト段１２の一対のＭＥＳＦＥＴＱ４及びＣ５のゲ
ートに接続されている。それらトランジスタＱ４及びＣ
５のドレインは、第１の電源端子１４に接続されている
。また、トランジスタＱ４及びＣ５のソースはそれぞれ
、ショットキーバリアダイオード（ＳＢＤ）を３つ直列
に接続して構成されるレベルシフト用素子２０及び２２
を介して、一対のＭＥＳＦＥＴＱ６及びＣ７のドレイン
に接続されている。それらトランジスタＱ６及びＣ７の
ゲートは、コンデンサＣ１及びＣ２をそれぞれ介して、
トランジスタＱ２及びＱｌのドレインに接続され、更に
、抵抗Ｒ６及びＲ７をそれぞれ介して、バイアス用固定
電圧端子１８に接続されている。そして、トランジスタ
Ｑ６及びＣ７のソースは、共通に接続されて、抵抗ＲＩ
Ｏを介して第２の電源端子１６に接続されている。更に
、レベルシフト用素子２０及び２２とトランジスタＱ６
及びＣ７とのそれぞれの間のノードが、出力０ＵＴＩ及
び０ＵＴ２に接続されている。かくして、トランジスタ
Ｑ４及びＣ５はソースフォロワを構成し、トランジスタ
Ｑ６及びＣ７は、電流源を構成している。
ルシフト段１２の一対のＭＥＳＦＥＴＱ４及びＣ５のゲ
ートに接続されている。それらトランジスタＱ４及びＣ
５のドレインは、第１の電源端子１４に接続されている
。また、トランジスタＱ４及びＣ５のソースはそれぞれ
、ショットキーバリアダイオード（ＳＢＤ）を３つ直列
に接続して構成されるレベルシフト用素子２０及び２２
を介して、一対のＭＥＳＦＥＴＱ６及びＣ７のドレイン
に接続されている。それらトランジスタＱ６及びＣ７の
ゲートは、コンデンサＣ１及びＣ２をそれぞれ介して、
トランジスタＱ２及びＱｌのドレインに接続され、更に
、抵抗Ｒ６及びＲ７をそれぞれ介して、バイアス用固定
電圧端子１８に接続されている。そして、トランジスタ
Ｑ６及びＣ７のソースは、共通に接続されて、抵抗ＲＩ
Ｏを介して第２の電源端子１６に接続されている。更に
、レベルシフト用素子２０及び２２とトランジスタＱ６
及びＣ７とのそれぞれの間のノードが、出力０ＵＴＩ及
び０ＵＴ２に接続されている。かくして、トランジスタ
Ｑ４及びＣ５はソースフォロワを構成し、トランジスタ
Ｑ６及びＣ７は、電流源を構成している。
上記した回路の構成要素を具体的に例示するならば、次
の如くである。
の如くである。
ＭＥＳＦＥＴＱＩからＣ７は、ゲート幅２０μｍ。
Ｖｔｈ＝ ０．３ＶのＧａＡｓＭＥ Ｓ Ｆ Ｅ Ｔ
。
。
レベルシフト用素子２０及び２２は、ＳＢＤが３つ直列
に接続されたもの、 負荷抵抗Ｒ１、Ｒ２及びＲ３は５にΩ、バイアス用の抵
抗Ｒ４、Ｒ６及びＲ７は、３にΩ、電流設定用の抵抗Ｒ
５は、５にΩ、 コンデンサＣ１及びＣ２は、４０ｆＦ程度、抵抗ＲＩＯ
は、２．５にΩ、 第１の電源端子の電圧ＶＤＤはＯＶ１ Ｖ２Ｏ３源端子の電圧ＶＳＳは一５Ｖ、電流安定化のた
めのバイアス用固定電圧端子１８の固定電位は、−４，
４Ｖ。
に接続されたもの、 負荷抵抗Ｒ１、Ｒ２及びＲ３は５にΩ、バイアス用の抵
抗Ｒ４、Ｒ６及びＲ７は、３にΩ、電流設定用の抵抗Ｒ
５は、５にΩ、 コンデンサＣ１及びＣ２は、４０ｆＦ程度、抵抗ＲＩＯ
は、２．５にΩ、 第１の電源端子の電圧ＶＤＤはＯＶ１ Ｖ２Ｏ３源端子の電圧ＶＳＳは一５Ｖ、電流安定化のた
めのバイアス用固定電圧端子１８の固定電位は、−４，
４Ｖ。
上記した半導体インバータ回路は、次のように動作する
。入力ＩＮＩにハイレベルの信号が入力され、入力ＩＮ
２にローレベルの信号が入力されて、入力ＩＮＩ及びＩ
Ｎ２にそれぞれ互いに位相が反転した信号が入力される
とすると、トランジスタＱ１がオンとなり、トランジス
タＱ２がオフとなる。従って、トランジスタＱ１のドレ
インがローレベルとなり、トランジスタＱ４のゲートが
ローレベルとなり、トランジスタＱ４はオフとなる。一
方、トランジスタＱ２のドレインがハイレベルとなり、
トランジスタＱ５のゲートがハイレベルとなり、トラン
ジスタＱ５はオンとなる。
。入力ＩＮＩにハイレベルの信号が入力され、入力ＩＮ
２にローレベルの信号が入力されて、入力ＩＮＩ及びＩ
Ｎ２にそれぞれ互いに位相が反転した信号が入力される
とすると、トランジスタＱ１がオンとなり、トランジス
タＱ２がオフとなる。従って、トランジスタＱ１のドレ
インがローレベルとなり、トランジスタＱ４のゲートが
ローレベルとなり、トランジスタＱ４はオフとなる。一
方、トランジスタＱ２のドレインがハイレベルとなり、
トランジスタＱ５のゲートがハイレベルとなり、トラン
ジスタＱ５はオンとなる。
更に、トランジスタＱ７のゲートに一端が接続されてい
るコンデンサＣ２の他端は、トランジスタＱ１のドレイ
ンに接続されているので、ローレベルとなり、従って、
トランジスタＱ７のゲートは、コンデンサＣ２が充電さ
れる間、ローレベルに落とされ、その結果として、トラ
ンジスタＱ７はオフ状態に置かれる。それ故、トランジ
スタＱ５のソース電位が、レベルシフト素子２２を構成
するＳＢＤの電位降下分だけシフトされて、出力０ＵＴ
２からハイレベル信号として出力される。他方、トラン
ジスタＱ６のゲートに一端が接続されているコンデンサ
Ｃ１の他端は、トランジスタＱ２のドレインに接続され
ているので、ハイレベルとなり、トランジスタＱ６のゲ
ートは、ハイレベルとなり、その結果として、トランジ
スタＱ６はオン状態に置かれる。それ故、出力０ＵＴ１
は、トランジスタＱ６及び抵抗ＲＩＯを介して、ローレ
ベルに落とされ、出力０ＵＴＩからローレベル信号とし
て出力される。
るコンデンサＣ２の他端は、トランジスタＱ１のドレイ
ンに接続されているので、ローレベルとなり、従って、
トランジスタＱ７のゲートは、コンデンサＣ２が充電さ
れる間、ローレベルに落とされ、その結果として、トラ
ンジスタＱ７はオフ状態に置かれる。それ故、トランジ
スタＱ５のソース電位が、レベルシフト素子２２を構成
するＳＢＤの電位降下分だけシフトされて、出力０ＵＴ
２からハイレベル信号として出力される。他方、トラン
ジスタＱ６のゲートに一端が接続されているコンデンサ
Ｃ１の他端は、トランジスタＱ２のドレインに接続され
ているので、ハイレベルとなり、トランジスタＱ６のゲ
ートは、ハイレベルとなり、その結果として、トランジ
スタＱ６はオン状態に置かれる。それ故、出力０ＵＴ１
は、トランジスタＱ６及び抵抗ＲＩＯを介して、ローレ
ベルに落とされ、出力０ＵＴＩからローレベル信号とし
て出力される。
入力ＩＮＩ及びＩＮ２にそれぞれ入力されている信号が
、上記した動作の場合と逆転すると、上記した動作のお
いてハイレベルであったものがローレベルとなり、ロー
レベルであったものがハイレベルとなることを除いて、
同様に動作する。
、上記した動作の場合と逆転すると、上記した動作のお
いてハイレベルであったものがローレベルとなり、ロー
レベルであったものがハイレベルとなることを除いて、
同様に動作する。
ソースフォロワの能動電流源を構成するトランジスタＱ
６及びＱｌのソース端子は共通接続されているので、ト
ランジスタＱ６及びＱｌを流れる電流の和を一定に維持
しつつ、プッシュプル動作により、トランジスタＱ６及
びＱｌをそれぞれ流れる電流の分配比を変えることがで
きる。
６及びＱｌのソース端子は共通接続されているので、ト
ランジスタＱ６及びＱｌを流れる電流の和を一定に維持
しつつ、プッシュプル動作により、トランジスタＱ６及
びＱｌをそれぞれ流れる電流の分配比を変えることがで
きる。
なお、上記した本発明の実施例は、インバータ機能をも
つゲート回路であるが、本発明の応用範囲は、これに限
られるものではなく、−船釣に差動の出力を得ることが
できるＯＲゲート回路、ＮＯＲゲート回路、ＡＮＤゲー
ト回路、ＮＡＮＤゲート回路、ラッチ回路その他の回路
に適用できることは明らかである。
つゲート回路であるが、本発明の応用範囲は、これに限
られるものではなく、−船釣に差動の出力を得ることが
できるＯＲゲート回路、ＮＯＲゲート回路、ＡＮＤゲー
ト回路、ＮＡＮＤゲート回路、ラッチ回路その他の回路
に適用できることは明らかである。
発明の効果
従来の５ＣＦＬ回路に比べ駆動能力を増した回路を、Ｆ
ＥＴのＶｔｈのバラツキによる消費電流・駆動能力のバ
ラツキを抑え歩留り良く製造できる。
ＥＴのＶｔｈのバラツキによる消費電流・駆動能力のバ
ラツキを抑え歩留り良く製造できる。
第１図は、本発明による半導体論理回路の１実施例を示
す回路図、 第２図は、従来の５ＣＦＬ回路を示す回路図、第３図は
、５ＣＦＬ回路のソースフォロワの能動電流源のプッシ
ユ・プル動作を可能にした従来の回路の回路図、 第４図は、消費電流・駆動能力のバラツキを抑えた従来
型の５ＣＦＬ回路の一例を示す回路図である。 〔主な参照番号〕 １０・・論理段 １２・・出力没前レベルシフト段１４
・・第１の電源端子 １６・・第２の電源端子１８・・
バイアス用固定電圧端子 ２０．２２・・レベルシフト素子 Ｑｌ−Ｑｌ ・ ・ＭＥＳＦＥＴ Ｒ１〜ＲＩＯ・・抵抗 ０１〜Ｃ２・・コンデンサ
す回路図、 第２図は、従来の５ＣＦＬ回路を示す回路図、第３図は
、５ＣＦＬ回路のソースフォロワの能動電流源のプッシ
ユ・プル動作を可能にした従来の回路の回路図、 第４図は、消費電流・駆動能力のバラツキを抑えた従来
型の５ＣＦＬ回路の一例を示す回路図である。 〔主な参照番号〕 １０・・論理段 １２・・出力没前レベルシフト段１４
・・第１の電源端子 １６・・第２の電源端子１８・・
バイアス用固定電圧端子 ２０．２２・・レベルシフト素子 Ｑｌ−Ｑｌ ・ ・ＭＥＳＦＥＴ Ｒ１〜ＲＩＯ・・抵抗 ０１〜Ｃ２・・コンデンサ
Claims (3)
- （１）一対のスイッチング用ＦＥＴと、入力と、一対の
相補的な関係の出力電位をとることができる一対の出力
とを有する論理段と、該論理段の一対の出力にそれぞれ
ゲートが接続された一対のソースフォロワＦＥＴを有す
るソースフォロワ回路と、前記一対のソースフォロワＦ
ＥＴのそれぞれのソース端子に接続された一対の電流源
ＦＥＴを有する能動電流源とを具備し、前記一対の電流
源ＦＥＴの各々のゲートは、抵抗を介して固定バイアス
電圧端子に接続されると共に、該電流源ＦＥＴが継続さ
れた前記ソースフォロワＦＥＴのゲートが接続されてい
ない方の前記論理段の出力にコンデンサを介して接続さ
れている半導体論理回路において、前記電流源ＦＥＴの
ソース端子が互いに共通接続されており、その共通接続
されたソース端子は、抵抗素子を介して電源端子に接続
されていることを特徴とする半導体論理回路。 - （２）前記スイッチング用ＦＥＴ、前記ソースフォロワ
ＦＥＴ及び前記電流源ＦＥＴは、ＧａＡｓＭＥＳＦＥＴ
であることを特徴とする請求項（１）記載の半導体論理
回路。 - （３）前記一対の電流源ＦＥＴは、レベルシフト素子を
介して前記一対のソースフォロワＦＥＴのそれぞれのソ
ース端子に接続されていることを特徴とする請求項（１
）または２記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223742A JPH0271612A (ja) | 1988-09-07 | 1988-09-07 | 改良した能動電流源を有する半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223742A JPH0271612A (ja) | 1988-09-07 | 1988-09-07 | 改良した能動電流源を有する半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271612A true JPH0271612A (ja) | 1990-03-12 |
Family
ID=16802985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223742A Pending JPH0271612A (ja) | 1988-09-07 | 1988-09-07 | 改良した能動電流源を有する半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0271612A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003300A1 (en) * | 1999-07-01 | 2001-01-11 | Vitesse Semiconductor Corporation | Method and circuitry for high speed buffering of clocks signals |
| US6633191B2 (en) | 2001-02-05 | 2003-10-14 | Vitesse Semiconductor Corporation | Clock buffer with DC offset suppression |
-
1988
- 1988-09-07 JP JP63223742A patent/JPH0271612A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003300A1 (en) * | 1999-07-01 | 2001-01-11 | Vitesse Semiconductor Corporation | Method and circuitry for high speed buffering of clocks signals |
| US6366140B1 (en) | 1999-07-01 | 2002-04-02 | Vitesse Semiconductor Corporation | High bandwidth clock buffer |
| US6462590B2 (en) | 1999-07-01 | 2002-10-08 | Vitesse Semiconductor Corporation | High bandwidth clock buffer |
| US6633191B2 (en) | 2001-02-05 | 2003-10-14 | Vitesse Semiconductor Corporation | Clock buffer with DC offset suppression |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4816705A (en) | Bi-CMOS logic circuit | |
| KR19980079354A (ko) | 전류 모드 논리 회로 및 소스 팔로워 회로 | |
| KR900009192B1 (ko) | 차동회로 | |
| US5214317A (en) | CMOS to ECL translator with incorporated latch | |
| JP2544808B2 (ja) | 差動増幅回路 | |
| US4712022A (en) | Multiple input OR-AND circuit for FET logic | |
| JPH0252460B2 (ja) | ||
| US4924116A (en) | Feedback source coupled FET logic | |
| JPH0271612A (ja) | 改良した能動電流源を有する半導体論理回路 | |
| JPH02216912A (ja) | ３―５族技術に適当なソース フォロワー電界効果形論理ゲート（ｓｆｆｌ） | |
| JPH0271611A (ja) | 改良した能動電流源を有する半導体倫理回路 | |
| JPS63158904A (ja) | 集積回路装置 | |
| US5343091A (en) | Semiconductor logic integrated circuit having improved noise margin over DCFL circuits | |
| JPH0276412A (ja) | 改良した能動電流源を有する半導体論理回路 | |
| JPH0276413A (ja) | 改良した能動電流源を有する半導体論理回路 | |
| JPH04105420A (ja) | 半導体集積回路 | |
| JP2706392B2 (ja) | レベルシフト回路 | |
| JPH02292910A (ja) | マスタ・スレーブ型フリップ・フロップ回路 | |
| JPH02228815A (ja) | 半導体論理回路 | |
| JPH01212120A (ja) | 駆動回路 | |
| JPH0347777B2 (ja) | ||
| JPH02182026A (ja) | 半導体論理回路 | |
| JPS60254921A (ja) | 論理回路 | |
| JPS6160013A (ja) | 論理回路 | |
| JPH01205309A (ja) | 定電流源回路 |