JPH0271681A - 密着型等倍センサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、原稿スキャナ等において用いられる密着型等
倍センサに関する。

従来の技術 近年１画像読取センサとしては縮小光学系を用いること
による全体の大型化を避けるため、センサ自体を原稿と
同等の大きさとした密着型等倍センサを用いるようにし
たものがある。

ここに、このようなライン型イメージセンサは、通常は
、第９図に示すように、透明絶縁性基板上に多数の光電
変換素子１をアレイ状に形成してなる光センサ２と、こ
の光センサ２の各光電変換素子ｌをオン／オフ制御する
アナログスイッチ３と。

このアナログスイッチ３をバッファインバータ４を介し
て駆動させるセンサ駆動回路５とからなる。

ここに、前記光電変換素子１の各々はフォトダイオード
ＰＤとセンサ容ＩｃＤとを並列接続したフォトダイオー
ド型構造のものとして表わされる。

このような光電変換素子１には各々アナログスイッチ３
及びバッファインバータ４が個別に接続されており、セ
ンサ駆動回路５により選択駆動される。このセンサ駆動
回路５は例えばデータをシリアルに転送するシフトレジ
スタ構成のものであり、スタートパルスＳＰに従い動作
が開始され、センサ駆動用２相クロック信号φＣＬ　Ｋ
　！　　φＣＬＫに同期した時系列のセンサ出力が得ら
れるように構成されている。また、各光電変換素子１の
他端側はビデオ信号ライン６により共通接続されて、ア
ナログスイッチ３のドレイン側はセン、サバイアス用電
源ｖＢに接続されている。

ここに、センサ駆動回路５をなすシフトレジスタの回路
構成の基本となる薄膜トランジスタＴＰＴ−ＣＭＯＳイ
ンバータの構造を第１０図及び第１１図に示す。これら
は光センサ２と同一の絶縁性基板としての石英基板７上
に多結晶Ｓｉを活性層に用いたＭＯ３型インバータ（プ
レーナ型薄膜トランジスタＴＰＴ）として構成されてい
る。まず、石英基鈑７上に活性層８がパターン形成され
、その両側にｐ１形拡散Ｍ９を形成する。その上にゲー
ト酸化膜１０を介してゲート電極１１を形成し、これら
の表面を層間絶縁膜１２で覆う。そして、層間絶縁膜１
２の一部にコンタクトホール１３を形成し、ｐ＋形拡散
層９に電気的に導通する金属電極１４を形成する。この
ようにして、ｐ型ＭＯ５構造が構成され、これに隣接さ
せてｎ型ＭｏＳ構造が構成されている。このｎ型ＭｏＳ
構造もｐ型ＭＯ３構造と同一構造であるが、ｐ＋形拡散
層９に相当する部分がｎ＋形拡散層１５として構成され
ている。これらの表面は保護膜により覆われている。

そして、光センサ２を構成する光電変換素子ｌは例えば
第１２図に示すようなサンドイッチ構造のフォトダイオ
ードとして構成されている。即ち、石英基板７上に保護
膜１６、絶縁膜１７、金属電極１８を順次積層形成し、
更に半導体膜１９及び保護膜２０を形成し、最上位に透
明電極２１を形成してなる。ここに、半導体膜１９は例
えばａ−３ｉ　：Ｈとａ−５ｉ：ＯＨにより形成される
。

ところで、前記光センサ２における各光電変換素子ｌの
他端側を共通接続するビデオ信号ライン６は電流−電圧
（Ｉ／Ｖ）変換回路（図示せず）に接続されており、電
流−電圧変換することにより第１３図や第１４図中に示
すようなビデオ信号；センサ信号が得られる。このよう
なセンサ信号についてＡ／Ｄ変換を行うため、通常は、
電流−電圧変換回路の後段に積分回路又はピークホール
ド回路（図示せず）が設けられる。センサ信号は積分さ
れた第１３図や第１４図中に示すような積分出力信号と
なる。この信号波形中に示すように、積分回路の動作タ
イミングは積分時間ｔ、とリセット時間Ｌ２とに分けら
れ、クロック信号と同期したタイミングで動作する。

発明が解決しようとする問題点 ところが、第１４図に示すように、センサ駆動回路であ
るシフトレジスタの動作速度が異なり、センサ出力信号
がクロック信号に対して遅れる遅延時間にバラツキを生
ずると（このようなバラツキは、例えばセンサ駆動回路
５を構成するｐチャンネル、ｎチャンネルのＭＯＳトラ
ンジスタの特性の不均一、センサ駆動回路５内部の伝搬
遅延時間のバラツキ等により各ビットのクロックに対す
る遅延時間の相違を原因として生じ得る）、クロックに
同期する積分器の積分時間ｔ１内でのセンサ出力の積分
が不可能となって、積分出力のピーク値にもバラツキを
生じ、センサ出力の正確な検出ができなくなる。つまり
、均一なセンサ出力が得られている場合であっても、積
分等の信号処理後では不均一な出力信号となってしまう
。

この場合、センサ出力に同期するような積分回路を構成
することも可能ではあるが、信号処理回路として大規模
なものとなり、信号処理回路の小型化、簡略化の要求に
反する。

問題点を解決するための手段 多数の光電変換素子からなる光センサと、前記九′１′
ａ変換素子に個別に接続したアナログスイッチと、シフ
トレジスタを有し薄膜トランジスタにより形成されたセ
ンサ駆動回路とを設け、更に、このセンサ駆動回路内に
付加されて信号処理回路中の積分回路に調整用クロック
を出ノＪする信号処理タイミング調整用クロック発生回
路を設ける。

作用 センサ駆動回路用のシフトレジスタを構成する薄膜トラ
ンジスタのバラツキにより、クロックに対しセンサ出力
信号の遅延時間もバラツキを持つが、このようなバラツ
キはセンサ駆動回路に対して付加した信号処理タイミン
グ調整用クロック発生回路からの調整用クロックを外付
けの信号処理回路に対して出力し、積分動作のタイミン
グを調整することにより解消される。よって、外付けの
信号処理回路側においてセンサ出力に同期するような積
分回路を構成するといった必要がなく、簡略化できる。

実施例 本発明の第一の実施例を第１図及び第２図に基づいて説
明する。第９図ないし第１２図で示した部分と同一部分
は同一符号を用いて示す。概略的には、センサ駆動回路
５内に信号処理タイミング調整用クロック発生回路２２
を付加してなる。この信号処理タイミング調整用クロッ
ク発生回路２２は第１図に示すように、センサ駆動回路
５のシフトレジスタに対し各ビット毎に接続されたイン
バータ２３と隣接ビットとインバータ２３との信号を人
力とするＮＯＲゲート２４とＮＯＲゲート２４からの出
力がゲートに人力されるスイッチング薄膜トランジスタ
２５と２相クロックφｅｌＪ又はφｃＬＫの一方が隣接
ビット毎に交互にゲートに入力されるスイッチング薄膜
トランジスタ２６とを、各ビット毎に設けてなる。これ
らも全て同一基板１３上に一体的に形成される。そして
、タイミング調整用クロックの検出は、調整用クロック
ライン２７が抵抗Ｒを介して電源２８にプルアップされ
たワイヤードＯＲ方式として構成されている。

なお、第１図に示すセンサ駆動回路（シフトレジスタ）
５は、クロックド・インバータを用いて構成したダイナ
ミック・シフトレジスタ構造のものである。

このような構成において、信号処理タイミング調整用ク
ロック発生回路２２での動作は、隣接するビットのアナ
ログスイッチに対するゲート信号でインバータ２３とＮ
ＯＲゲート２４とを用いて論理積をとり、現在動作して
いるアナログスイッチの遅延時間を含んだタイミング信
号がＮＯＲゲート２４から得られる。このタイミング信
号とクロック信号との論理積をスイッチング薄膜トラン
ジスタ２５．２６でとることにより、クロック信号に対
するアナログスイッチ動作の遅れ時間のみをパルス幅に
持つタイミング調整用クロックが調俵用クロックライン
２７から得られる。ここに、ワイヤードＯＲであり、調
整用クロックライン２７に接続された複数のスイッチン
グ薄膜トランジスタ２５．２６の組の内、１組でも動作
状態（オン状態）となれば、このライン２７全体の電位
が変化し、ＯＲ動作を行う。このようにして得られたタ
イミング調整用クロックが外付けの信号処理回路中の積
分回路に与えられ、その動作タイミングがセンサ信号と
同期するように調整される。

第２図は、第１図に示す３ビツト分についての各部の動
作のタイミング、波形を示すタイミングチャートである
。

よって、本実施例によれば、センサ出ノＪ信号がクロッ
ク信号に対して遅れる遅延時間にバラツキが生じたとし
ても、信号処理タイミング調整用クロック発生回路２２
からの調整用クロックにより積分回路の動作がセンサ出
力信号に同期したものとなり、正確な検出が可能となる
。よって、積分回路等を含む外付けの信号処理回路にお
いて同期機能を持たせる等の必要がなく、簡略化できる
。

このような信号処理回路の簡略化によりセンサユニット
として小型化及び実装の簡略化を図ることができる。

つづいて、本発明の第二の実施例を第３図及び第４図に
より説明する。本実施例は、信号処理タイミング調整用
クロック発生回路２２の検出方式として、前記実施例の
ワイヤードＯＲ方式に代えて、基準電圧ＶＲＥＦがゲー
トに与えられる薄膜トランジスタ２９を電源２８に対し
て調整用クロックライン２７と並列に接続してなる定電
流回路３０を用いた定電流検出方式としたものである。

この定電流回路３０の動作は、基本的には、ワイヤード
ＯＲ方式の場合と同様であるが、スイッチング薄膜トラ
ンジスタ２５．２６の動作状態により、電流分布が変化
することにより、検出端で電位変化が発生することによ
り、タイミング調整用クロックが得られ、積分回路に与
えられる。

第４図はこのような動作を示すタイミングチャートであ
る。

また、本発明の第三の実施例を第５図及び第６図により
説明する。前述した実施例では駆動用２相クロックを隣
接ビットのセンサ駆動出力とともに用いて、信号処理タ
イミング調整用クロック発生回路２２で調整用クロック
を発生させるようにしたが、本実施例では、隣接するビ
ットのセンサ駆動出力のみを用いて調整用クロックを発
生させるようにしたものである。このため、本実施例の
信号処理タイミング調整用クロック発生回路２２は１ビ
ツトについてインバータ２３とＮ　ＯＲゲート２４とと
もに、１つのスイッチング薄膜トランジスタ３１とから
なり、薄膜トランジスタ３１は隣接ビット毎に交互に異
なり、奇数ビット用と偶数ビット用とに分ける調整用ク
ロックライン２７ａ、２７ｂに接続されている。これら
の調整用クロックライン２７ａ、２７ｂには基噌電圧Ｖ
　ＲＥＦがゲートに与えられれた薄膜トランジスタ３２
゜３３が各々接続され、２つの逆相のタイミング調整ク
ロックＣＬＫＩ、２を発生させる定電流回路３０を用い
た定電流検出方式として構成されている。これにより、
各々の調整用クロックライン２７ａ、２７ｂの任意の１
ビツトが動作状態になった場合に各々のラインに対する
定電流回路の電流分布が変化するので、これを電圧とし
て検出し、タイミング調整用クロックＣＬＫＩ又はＣＬ
Ｋ２を発生させるものである。

第６図はこのような動作を示すタイミングチャートであ
る。

更に、本発明の第四の実施例を第７図及び第８図により
説明する。本実施例は、前記実施例における定電流検出
方式に代えて、ワイヤードＯＲ方式として構成したもの
である。調整用クロックライン２７に接続された任意の
１ビツトのスイッチング薄膜トランジスタ３１が動作状
態にある場合、この調整用クロックライン２７に接続さ
れているスイッチング薄膜トランジスタ３１の全ての動
作のＯＲをとった信号が得られる。第８図はこのような
動作を示すタイミングチャートである。

本実施例のワイヤードＯＲ方式によれば、前記実施例の
定電流方式に比べ、簡単に構成でき、調整用クロックラ
イン２７を各々抵抗Ｒ，，Ｒ，でプルアップした回路構
成で済む。

発明の効果 本発明は、上述したようにセンサ駆動回路に付加して信
号処理タイミング調整用クロック発生回路を設けたので
、その調整用クロックを信号処理回路中の積分回路に出
力させて動作タイミングを制御することにより、センサ
出力と同期した正常な積分信号処理を行わ゛せることが
でき、よって、外付けの信号処理回路側においてセンサ
出力に同期するような積分回路を構成するといった必要
がなく、信号処理回路を簡略化でき、この結果、センサ
ユニット及び信号処理回路の小型化とともに、その実装
の簡略化をも図ることができる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す回路図、第２図は
その動作を示すタイミングチャート、第３図は本発明の
第二の実施例を示す回路図、第４図はその動作を示すタ
イミングチャート、第５図は本発明の第二の実施例を示
す回路図、第６図はその動作を示すタイミングチャート
、第７図は本発明の第四の実施例を示す回路図、第８図
はその動作を示すタイミングチャート、第９図は従来例
を示す回路図、第１０図はＴＰＴ構造を示す平面図、第
１１図はその断面図、第１２図は光電変換素子構造を示
す断面図、第１３図及び第１４図はタイミングチャート
である。 ■・・・光電変換素子、２・・・光センサ、３・・・ア
ナログスイッチ、５・・・センサ駆動回路、２２・・・
信号処理タイミング調整用クロック発生回路、２３・・
・インバータ、２４・・・ＮＯＲゲート、２５．２６・
・・スイッチング薄膜トランジスタ、３１・・・スイッ
チング薄膜トランジスタ ー篤Ｚ図

Claims (1)

1. 【特許請求の範囲】 １、多数の光電変換素子からなる光センサと、前記光電
   変換素子に個別に接続したアナログスイッチと、シフト
   レジスタを有し薄膜トランジスタにより形成されたセン
   サ駆動回路と、このセンサ駆動回路内に付加されて信号
   処理回路中の積分回路に調整用クロックを出力する信号
   処理タイミング調整用クロック発生回路とからなること
   を特徴とする密着型等倍センサ。 ２、信号処理タイミング調整用クロック発生回路が、イ
   ンバータとＮＯＲゲートとスイッチング薄膜トランジス
   タとからなることを特徴とする請求項１記載の密着型等
   倍センサ。３、信号処理タイミング調整用クロック発生
   回路が、センサ駆動回路に対する駆動用２相クロックと
   隣接するビットのセンサ駆動出力とを用いて調整用クロ
   ックを発生することを特徴とする請求項１記載の密着型
   等倍センサ。 ４、信号処理タイミング調整用クロック発生回路が、隣
   接するビットのセンサ駆動出力を用いて調整用クロック
   を発生することを特徴とする請求項１記載の密着型等倍
   センサ。 ５、信号処理タイミング調整用クロック発生回路におけ
   る調整用クロックの検出を、ワイヤードＯＲ又は定電流
   方式により行うことを特徴とする請求項１記載の密着型
   等倍センサ。