JPH027290A - ゼロパワー電気的変更可能不揮発性ラッチ - Google Patents

ゼロパワー電気的変更可能不揮発性ラッチ

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JPH027290A
JPH027290A JP1017849A JP1784989A JPH027290A JP H027290 A JPH027290 A JP H027290A JP 1017849 A JP1017849 A JP 1017849A JP 1784989 A JP1784989 A JP 1784989A JP H027290 A JPH027290 A JP H027290A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は電気的に再構成可能な論理ブロックからなる構
造における基本的装置として使用することが可能な電気
的変化可能不揮発性ラッチ装置に関するものである。
従来技術 電気的に消去可能であり書込み可能な読取り専用メモリ
装置及びそれらの異なった類似装置は、従来の不揮発性
メモリの範囲を越えた新たな適用場面において現在使用
されつつある。プログラマブル（書込み可能）ロジック
アレイは、つい最近までは、可溶性リンク技術を使用し
たもののみ提供されていたが、現在は、不揮発性メモリ
技術のものが提供されている。
可溶性リンク技術の一つの欠点は、可溶性リンク要素を
製造するためにかなりチップ面積を必要とすることであ
る。又、可溶性リンクを「ブロー（焼切）ｊするために
必要とされるプログラミング（書込み）回路は、大型の
ものであることが必要である。なぜならば、この様なリ
ンクは、ある程度の信頼性を持って「ブロー」するため
にそれを介して流れる電流は比較的大きな量のものであ
ることを必要とするからである。
レーザーリンク技術として知られる別の技術は、高度に
指向性を持ったレーザービームを使用して、冗長な行又
は列を有するメモリ回路１ごおけるリンクを選択的に分
離させる。この技術は、限定された数の欠陥性のあるメ
モリ位置を冗長メモリ位置で置換することを可能とする
。
この技術の欠点は、それを実現する上での装置にかなり
の資本投下を必要とするということである。
上述した二つの従来技術の別の主要な欠点は、それらの
技術がパッケージ前において再構成可能であるに過ぎな
い、即ちそれらがインサーキット即ち回路内においてプ
ログラム可能（書込み可能）なものではないという事実
によってそれらの技術の有用性は制限されている。
現在集積回路装置が構成される場合に、プログラマブル
ロジックアレイ及び上述した冗長回路の場合における如
く、不揮発性ＥＦＲＯＭ要素は可溶性リンクを置換しつ
つある。このアプローチは、パッケージ前の再構成の問
題を解消するが、それは、今だ、高電流及び電圧条件の
問題を抱えている。それは、書込み動作のために外部電
源を使用することを必要とし、且つ装置を再構成（ｒｅ
ｃｏｎｆｉｇｕｒｅ）することが可能となる前に一つの
プロトタイプの構成を消去するために紫外線を使用する
ことを必要とする。従って、インサーキットプログラミ
ング即ち回路内書込みの柔軟性は、ＥＰＲＯＭのアプロ
ーチによってうろことは不可能である。その他の幾つか
のタイプの不揮発性メモリ装置は、米国特許箱４．３２
８．５６５号、第４，４０９，７２３号、第４．４８６
．７６９号、第４，５９９，７０６号に開示されている
。しかしながら、これらのメモリ装置は、主に、高セル
カウントメモリ用に構成されており、且つそれらが比較
的複雑なセンスアンプを必要とし且つノイズに対する免
疫性が比較的劣っているという点において必ずしも満足
のいくものではない。
更に、不揮発性ラッチ回路が、米国特許箱４゜１３２．
９０４号（Ｌ（ａｒａｒｉ）及び米国特許箱４．５７１
．７０４号（Ｂｏｈａｃ）において提案されている。
米国特許箱４．１３２，９０４号は、各々が直列接続さ
れている電界効果トランジスタと浮遊ゲート電界効果ト
ランジスタを有している一対の回路分岐部を具備する揮
発性／不揮発性論理ラッチ回路を開示している。浮遊ゲ
ート電界効果トランジスタの制御ゲートは、他方の分岐
部における直列接続されたトランジスタの共通接続部に
対して交差結合されている。この回路は、電源がターン
オンされた時に所望の状態を取るべくプログラムさせる
ことが可能であり、且っ相補的データを格納する場合に
は意図的に重ね書きさせることが可能である。
米国特許第４，５７１，７０４号は、不揮発性ラッチ回
路を開示しており、それは、パワー付与条件にかかわら
ず、パワーが該回路へ付与されると適切な状態をとる。
このことは、各分岐部が浮遊ゲート電界効果トランジス
タと直列接続されている電界効果トランジスタを有する
一対の回路分岐部を構成させることによって達成される
。通常の電界効果トランジスタのゲートは、他方の回路
分岐部における直列トランジスタ間の共通接続部へ交差
結合されている。又、浮遊ゲート電界効果トランジスタ
の制御ゲートは、該他方の分岐部におけるトランジスタ
の浮遊ゲートへ容量的に交差結合されている。
上掲したＢｏｈａ　ｃによって提案されているラッチに
おいては、二つの回路分岐部における両方の不揮発性メ
モリトランジスタがオフの場合（装置が最初にウェハ製
造から出てくる場合にエンハンスメント浮遊ゲー１−　
ＭＯＳ　Ｆ　Ｅ　Ｔの場合には通常そうである）パワー
がターンオンされると、該不揮発性ラッチの出力は不定
となる。なぜならば、該メモリ要素がプログラムされる
まで、■ＳＳに対するプルダウンが得られないからであ
る。
目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、電気的に再構成可能
な論理ブロックの構造における基本的要素として使用す
ることの可能な電気的変化可能不揮発性ラッチ装置を提
供することを目的とする。
構成 本発明に基づく電気的にプログラム可能なラッチは、二
つの基本的な構成要素として、ａ）２個の不揮発性メモ
リセル要素と、ｂ）１個の交差結合したスタティックラ
ッチとを有している。これら二つの不揮発性メモリセル
要素は、金属−酸化均一半導体電界効果トランジスタ（
ＶＯ３ＦＥＴ）装置であり、それらは回路モジュールの
二つの分岐部を形成する。該二つの分岐部における該不
揮発性メモリセル要素の浮遊ゲートは、浮遊ゲートと制
御ゲートとを分離する薄い酸化物絶縁体を有しており制
御ゲートと浮遊ゲートとの間のオーバーラツプ区域によ
って形成されるカップリングコンデンサを介してそれら
のそれぞれの制御ゲートへ容量的に結合されている。そ
れらのそれぞれの制御ゲートへ容量的に結合されている
ことに加えて、一方の分岐部における１個のメモリセル
要素の浮遊ゲートは、他方の分岐部における他方のメモ
リセル要素の制御ゲー！・へ容量的に結合されており、
その逆も又真である。この容量的交差結合は、当業者等
にとってファウラーノルドハイムコンデンサとして知ら
れている比較的小さな面積のトンネル動作用コンデンサ
を介して達成される。
一方の分岐部における不揮発性メモリセル要素のドレイ
ンは、相補型金属−酸化物一半導体（ＣＭＯＳ）インバ
ータの入力端へ結合されており、方該他方の分岐部にお
ける不揮発性メモリセル要素のドレインは第二ＣＭＯＳ
インバータの入力端へ結合されている。第一ＣＭＯＳイ
ンバータの出力は、該第二分岐部内の不揮発性メモリ要
素のドレインへも結合されている第二ＣＭＯＳインバー
タの入力端へ結合されている。同様に、第二ＣＭＯＳイ
ンバータの出力端は、該第一分岐部内の不揮発性メモリ
要素のドレインへも結合されている第一ＣＭＯＳインバ
ータの入力端へ結合されている。これら二つの交差結合
されたＣＭＯＳインバータは、当業者等にとってスタテ
ィック交差結合ラッチとして知られている構成乃至は形
態を形成している。これらの交差結合したＣＭＯＳイン
バータは、これら２個の分岐部における２個の不揮発性
メモリ要素の状態をセンス即ち検知することを意図され
ており、且つ出力ライン上に適宜のレベルを提供する。
該ラッチをプログラムするために、データ入力回路が使
用されており、それは一方の回路分岐部における一方の
不揮発性メモリ要素の浮遊ゲート上に正味正又は正味負
の何れかの電荷を選択的に与え、一方他方の分岐部にお
ける他方の不揮発性メモリ要素の浮遊ゲート上に正味負
又は正味正の何れかの電荷を同時的に与えることが可能
である。
浮遊ゲート上に正味負の電荷を有する不揮発性メモリ要
素は、エンハンスメントモードで動作しく即ち、その制
御ゲートが接地電位に保持されている場合に該要素を介
して電流が流れない）、不揮発性メモリの用語において
［消去（ＥＲＡＳＥＤ）Ｊとして一般的に知られている
。浮遊ゲート上に正味正の電荷を有する不揮発性メモリ
要素は、デブリションモードで動作しく即ち、その制御
ゲートが接地電位に保持されている場合に該要素を介し
て電流が流れる）、不揮発性メモリの用語において「書
込み（ＷＲＩＴＴＥＮ）Ｊとして一般的に知られている
。
本装置からパワーを取り除くと、該交差結合されたイン
バークラッチ内のデータが失われ、パワーが本装置へ戻
されると、これら２個の分岐部における不揮発性メモリ
要素の状態は交差結合型ラッチを形成するインバータの
入力端において検知される。不揮発性メモリ要素（本回
路モジュールの２個の分岐部において通常互いに相補的
である）の状態に依存して、他方のインバータの入力端
において適切な電圧レベルを供給することによって該交
差結合型インバータは適切な状態に迅速にラッチする。
従って、本発明は、ある機能（例えば、不揮発性ラッチ
要素を具備するスタンダードなＥＥＰＲＯＭ又はスタン
ダードなロジックチップ）が特定の条件を満足するため
にカスタム化することを必要とする様々な適用場面にお
いて使用することが可能な電気的変化可能ラッチを提供
している。別の可能な適用例としては、ＥＥ−ＤＩＰス
イッチであり、その場合、ピンは、本装置べある命令を
人力することによって所望の条件に従って再構成させる
ことが可能である。
特定の適用において、本発明の電気的変化可能ラッチは
、メモリコアアレイの異なった部分を外部からアクセス
すべく再構成させることが可能な再構成可能なＥＥＦＲ
ＯＭ装置のロジックモジュールの形に構成されている。
このラッチは、又、メモリアレイコアのユーザが画定す
る部分における書込み操作をディスエイプルするために
使用される不揮発性アドレスポインタ用のビルディング
ブロックとしても使用されている。このことは、重要な
データが偶発的に消去されることに対する安全性を与え
ている。
実施例 本発明に基づく電気的変化可能不揮発性ラッチ装置（要
素）の一実施例を関連する高電圧インバータ回路と共に
第１図に示しである。
基本的なラッチ回路１０は、２個の副回路を有している
。第一の副回路は交差結合型スタティックラッチであり
、それは２個のＰチャンネル電界効果トランジスタ１２
及び１４と２個のＮチャンネル電界効果トランジスタ１
６及び１８を有している。第二の副回路は、２個の不揮
発性メモリトランジスタ２１及び２２を有している。
トランジスタ１２及び１６のドレインは、ノードＡにお
いて互いに結合されている。トランジスタ１４及び１８
のドレインは、ノードＢにおいて互いに結合されている
。トランジスタ１２及び１４のソースは、正供給電位ｖ
ＣＣへ接続されている。トランジスタ１６及び１８のソ
ースは、接地電位ＶＳＳへ接続され℃いる。トランジス
タ１２及び１６のゲートは共通結合されており且っノー
ドＢへも結合されている。
トランジスタ２１及び２２は、Ｎチャンネル浮遊ゲート
ＭＯＳＦＥＴ装置であって、その浮遊ゲートはポリシリ
コン層内に形成されており、且つ制御ゲートは埋め込み
Ｎ＋注入マスクによってバルクのシリコン内に選択的に
画定されている。メモリトランジスタ２１の浮遊ゲート
（ノードＣ）は、カップリングコンデンサ２４を介して
その制御ゲート（ノードＤ）へ容量的に結合されている
。
カップリングコンデンサ２４は、基本的に、第３Ａ図に
示した如く、薄い酸化物マスクによって露出された埋め
込みＮ十注入区域とポリシリコン浮遊ゲートとのオーバ
ーラツプによって形成されている。同様に、メモリトラ
ンジスタ２２の浮遊ゲート（ノードＥ）は、カップリン
グコンデンサ２６を介してその制御ゲー１−　（ノード
Ｆ）へ容量的に結合されている。
それらのそれぞれの制御ゲートへ容量的に結合されるこ
とに加えて、トランジスタ２１及び２２の浮遊ゲートは
、比較的小さな面積のトンネル動作用コンデンサ２８及
び３０を介して、それぞれ、トランジスタ２２及び２１
の制御ゲートへ容量的に交差結合されている。第３Ｂ図
に示した如く、トンネル動作用コンデンサ３０及び２８
は、薄い酸化物マスクによって露出され且つそれぞれト
ランジスタ２２及び２１の制御ゲー！・と電気的に共通
である埋め込みＮ十注入区域とトランジスタ２１及び２
２の浮遊ゲートとのオーバーラツプによって形成されて
いる。カップリングコンデンサ２４．２６及びトンネル
動作用コンデンサ２８，３０の両方は、浮遊ゲートと制
御ゲートとの間に比較的薄い酸化物（１００人）絶縁体
を有している。
メモリ要素２１のドレインは、交差結合型スタティック
ラッチに関連して画定されたノードＢへ結合されている
。同様に、メモリ要素２２のドレインは、前に画定され
たノードＡへ結合されている。メモリ要素２１及び２２
の両方のソースは接地電位■ＳＳへ接続されている。
上述した容量的結合に加えて、第２図に示したラッチの
レイアウトにおいて本質的な付加的な寄生容量がある。
これらは、薄くない酸化物区域における浮遊ゲート対制
御ゲートのオーバーラツプの容量及びメモリトランジス
タにおける浮遊ゲートに対するソース及びドレインのオ
ーバーラツプに起因する容量を包含している。
第３Ａ図及び第３Ｂ図は、第２図におけるラッチのレイ
アラＩ・において示した如く断面ＡＡ及びＢＢに沿って
のメモリセル要素の断面・をそれぞれ示している。
第３Ａ図において、領域３００は、Ｐ型シリコンを有し
ており、その中に、ＮチャンネルＣＭＯ３＋−ランジス
タ用に高度にドープしたＮ＋ソース領域及びドレイン領
域が形成されている。領域３００内には、更に、埋め込
みＮ十拡散が形成されており、それらはソース／ドレイ
ンＮ十領域と比較してそれ程高度にはドープされていな
い。該埋め込みＮ十領域は、メモリトランジスタの制御
ゲートを形成するために使用され、且つ本回路のその他
の部分における導電性アンダーパス用に使用することも
可能である。トランジスタ２１及び２２の制御ゲートは
、第３Ａ図及び第３Ｂ図の断面図に示されている。トラ
ンジスタ２１及び２２の浮遊ゲート（ノードＣ及びＥ）
も、第３Ａ図及び第３Ｂ図に示されており、且つ導電性
多結晶シリコンから構成されている。トランジスタ２１
のポリシリコン浮遊ゲートは、カップリング即ち結合用
酸化物２４と、トンネル動作用酸化物２８と、ゲート酸
化物３１と、埋め込みＮ十領域３０１上の酸化物と、フ
ィールド酸化物３０２とによって、結晶シリコンから分
離されている。埋め込みＮ＋領域３０１上の酸化物は、
ゲート酸化物３０及び３２よりも実質的に一層厚くなっ
ている。フィールド酸化物領域３０２は、領域３０１に
おける酸化物よりも実質的に一層厚くなっている。
カップリング酸化物及びトンネル動作用酸化物にそれぞ
れ起因する容量性カップリングｒＣｃ。
ｕｐＪ及びｒｃｔｕｎＪに加えて、シリコン基板内の埋
め込みＮ十領域上の酸化物によって形成されるその制御
ゲートに対するポリシリコン浮遊ゲートのオーバーラツ
プに起因してトランジスタ２１の浮遊ゲートもそれ自身
の制御ゲートへ容量的に結合されているｒｃｂｎ＋ｇＪ
。別の容量成分子Ｃｆ１）ｄＪは、フィールド酸化物領
域３０２内の基板に対するポリシリコン浮遊ゲートのオ
ーバーラツプに起因するものである。
本ラッチにおいてプログラム即ち書込みを行なうために
は、約５乃至１０ミリ秒の間二つのプログラミングノー
ドＤ又はＦの一方へ高プログラミング電圧ｒＶＰＰＩＪ
　　（１２−１７Ｖ）を印加せねばならない。ＶＰＰＩ
がノードＤへ印加される場合を考えると、他方のプログ
ラミングノードＦは接地電位に維持されねばならない。
浮遊ゲート上に電荷を有することのない出来立てのセル
の場合、トンネル動作用酸化物２８を横断してＲｇ・Ｖ
ＰＰＩに等しい初期電圧が表われる。即ち次式の如くで
ある。
比 Ｃｃｏｕｐ　：カップリング酸化物に起因する浮遊ゲー
ト対制御ゲート容量 Ｃｂｎ十ｇ　：ゲート領域の回りの埋め込みＮ＋酸化物
に起因する浮遊ゲート対制御ゲート容量Ｃｔｕｎ：トン
ネル動作用酸化物に起因する浮遊ゲート対隣接セルの制
御ゲート容量Ｃｆ、ｌｉｄ：フィールド酸化物に起因す
る浮遊ゲート対基板容量 Ｃｇｏｘ　：ゲート酸化物に起因する浮遊ゲート対基板
容量 Ｃｂｎ＋ｔ　：　トンネル動作用酸化物の回りの埋め込
みＮ十酸化物に起因する浮遊ゲート対隣接セル制御ゲー
ト容量。
トンネル動作用酸化物を横断しての初期的な電界ｒＥＪ
は次式で与えられる。
尚、Ｔｔｕｎ：トンネル動作用酸化物の厚さＶＰＰＩ：
メモリセルの制御ゲートへ印加された電圧 初期的な電界ｒＥＪが９乃至１０ｍＶ／ｃｍのオーダで
ある場合、十分な数のエレクトロンが、トンネル酸化物
を介して、トランジスタ２１の浮遊ゲート上にトンネル
動作し、ノードＣ上に正味負の電荷を格納し、この装置
のスレッシュホールド電圧において知覚しうる程度の正
のシフトを与える。又、トランジスタ２２の浮遊ゲート
は、Ｒｇ−ＶＰＰＩに等しい初期電圧に至る。まで容量
的に結合されており、従って次式が成り立つ。
トランジスタ２２の浮遊ゲートに関連するトンネル酸化
物を横断しての初期的電界は次式によって与えられる。
初期的電界ｒＥＪが９乃至１０ｍＶ／ｃｍのオーダであ
る場合、十分な数のエレクトロンがトランジスタ２２の
浮遊ゲートからトンネル酸化物を介してトンネル動作し
、ノードＥ上に正味正の電荷を格納し、この装置のスレ
ッシュホールド電圧において知覚しうる程度の負のシフ
トを与える。
不揮発性メモリ要素へ高電圧ＶＰＰＩを印加することに
よる正スレッシュホールド電圧シフトの動作は、「消去
（ＥＲＡＳＥ）Ｊとして知られており、且つ負のスレッ
シュホールド電圧シフトの動作はＥＥＦＲＯＭの用語に
おいて「書込み（ＷＲＩＴＥ）Ｊとして知られている。
これら消去及び書込み動作の両方とも自己制限型である
。消去期間中、初期的電界ｒＥＪは、次式の関係に従う
エレクトロンのファウラ／ノルドハイム導通をセットア
ツプする。
（Ｌ） しかしながら、より多くのエレクトロンがトンネル酸化
物を介してトンネル動作し且つポリシリコン浮遊ゲート
上に回収されるにつれて、電界ｒＥＪは時間と共に減少
する。
究極的に、電界ｒＥＪは非常に低くなり、極めて少数の
エレクトロンが該酸化物を介してトンネル動作し、且つ
それ以後のスレッシュホールド電圧シフトは無視しうる
ちのとなる。同様に、書込み動作期間中、初期的電界「
Ｅ′」は、次式に従うノアウラ／ノルドハイム導通をセ
ットアツプする。
尚、ａ、ａｌ、Ｂ、Ｂｌは、インジェクション界面にお
ける実効エネルギ障壁高さ及びトンネル絶縁体内のエレ
クトロンの実効質量比に依存する物理定数である。Ａは
、トンネル絶縁体の面積である。
書込み動作期間中、電界「Ｅ′」も、徐々に浮遊ゲート
からトンネル酸化物を介してエレクト口ンがトンネル動
作を行ない且つ究極的に浮遊ゲートを去って正味の正電
荷とするに従い、時間と共に減少する。この時点におけ
る電界「Ｅ′」は非常に低く、従ってトンネル酸化物を
介してトンネル動作を行なうエレクトロンは非常に少数
であり且つそれより後のスレッシュホールド電圧シフト
は無視しうるちのである。
読取りモードの期間中、両方のメモリ要素（ノードＤ及
びＦ）の制御ゲートは、接地電位に保持され、且つトン
ネル酸化物を横断しての電界は最少であり且つプログラ
ミング（＠込み）動作に起因する浮遊ゲート上の電荷に
起因するのみである。
これらの低電界においての電荷のトンネル動作は無視し
うるちのであり、且つこのことはデータ保持時間が長い
ことに対応している（Ｔｊ＜又は−１５０℃の場合、１
０年以上のオーダ）。従って、該電気的に変更可能ラッ
チにおけるこれら二つのメモリ要素は、それぞれの消去
（エンハンスメント）及び書込み（デプリション）され
た状態にプログラムされたままとなる。トランジスタ２
１が消去され且つトランジスタ２２に古込みが行なわれ
る場合（第１図参照）、パワーが最初に本装置に対して
ターンオンされると、以下の如きシーケンスの事象が発
生する。
（ａ）トランジスタ２２がオンであり且つデブリション
モードにあるので、ノードＡは低状態ヘブルされる。
（ｂ）ノードＡか低状態にいくことにより、トランジス
タ１４及び１８によって形成されるインバータをその出
力が高状態となるように強制させる。トランジスタ２１
がオフ（消去）であるので、ノードＢがＶＣＣへ向かっ
てプルアップすることを許容する。
（Ｃ）高状態へ向かうノードＢは、トランジスタ１２及
び１６によって形成されるインバータの出力（即ち、ノ
ードＡ）を、更に接地電位へ向かって強制させる。
究極的に正のフィードバックに起因して、ノードＢはＶ
ＣＣヘプルアップし、且つノードＡはＶＳＳへ向かって
プルダウンする。この時点において、これら二つの交差
結合型インバータは、それぞれの適切な状態ヘラッチさ
れ、且つ本回路によってり、　　Ｃ，パワーが消費され
ることはない。
本ラッチの適切な動作のために、書込みが行なわれたメ
モリ要素の電流シンク（吸い込み）能力は、それが本ラ
ッチをその適切なプログラムされた状態へ設定するのに
十分に低い状態に対応する交差結合型ラッチノードをプ
ルすることが可能であるようなものとすべきである。
上述した基本的なラッチ回路１０は、第１図に示した如
く、高電圧インバータ回路２０と関連して使用すること
が可能である。
回路２０の目的は、その入力端における低（ＶＳＳ）及
び高（ＶＣＣ）ＣＭＯＳレベルを、それツレ、高（ＶＰ
ＰＩ　　１２−１７Ｖ）及び低（ＶＳＳ）レベルへ変換
させることである。従って、プログラミングモード期間
中（ＰＲＯＧ−ＶＣＣｌＰＲＯＧＢ−ＶＳＳ）　、ＤＡ
ＴＡＩＮＢ−低ＣＭＯＳレベルであると、ノードＧは低
状態ヘプルされ、このことはＮチャンネルＭＯ３ＦＥＴ
３４をターンオフさせ且つＰチャンネルＭＯ３ＦＥＴ３
６をターンオンさせる。このことは、ノードＤがＶＰＰ
　Ｉヘプルアップすることを許容し且つＰチャンネルＭ
Ｏ３ＦＥＴ３８がターンオフすることを許容する。
その他の場合において、プログラミングモード期間中Ｄ
ＡＴＡＩＮＢ−高ＣＭＯＳレベルであると、ノードＧは
ＣＭＯＳ高レベルへ向かってプルアップし、その際にＮ
チャンネルＭＯ３ＦＥＴ３４をターンオンすると共にＰ
チャンネルＭＯ３ＦＥＴ３６をターンオフする。ノード
ＤはＶＳＳへ向けてプルダウンされ、その際にＰチャン
ネル間Ｏ５ＦＥＴ３８をターンオンさせ、それはノード
ＧをＶＰＰＩへ向けてプルする。従って、回路２０は、
高電圧インバータの如く動作する。
同条、ｌな回路ブロック２０が第１図に示したメモリ要
素２２の制御ゲートへ接続されている。この回路は、プ
ログラムサイクルの期間中ＲＥＳＥＴＢ信号を低状態と
させることによって、本革揮発性ラッチのＤＡＴＡＯＵ
Ｔ　（ノードＢ）を低（ＶＳＳ）状態ヘリセットさせる
ために使用することが可能である。
第４図は、本不揮発性ラッチを使用することか可能な一
つの可能な構成を示している。
回路ブロック３０は、基本的なビルディングブロックと
して上述した不揮発性ラッチ回路１０を有するｒＮＪビ
ット長のレジスタを有している。
回路ブロック４０は、上述したｒＮＪ高電高電圧インバ
ー２冫路２０しており、その各々の出力はブロック３０
内の対応する不揮発性ラッチ１０の入力端へ供給される
。
回路ブロック３０内の「Ｎ」不揮発性ラッチ要素及び回
路ブロック４０内のｒＮＪ高電圧インバータに加えて、
第４図に示した１個の付加的な不揮発性ラッチ要素と２
個の付加的な高電圧インバータが設けられている。すべ
ての高電圧インバータは共通入力としてＶＰＰＩ及びＰ
ＲＯＧを有している。上部回路ブロック２０′は、他の
入力としてｒＰＲＯＧＢＪ及びｒＰＲＯＧ−Ｄ　Ｉ　５
ＡＢＬＥＢＪを有しており、且つその出力「ＤＩＳＡ。
ＢＬＥＪは、付加的な回路ブロック１０′のメモリ要素
の１個の制御ゲートへ供給される。回路ブロック１０内
の他のメモリ要素の制御ゲートはＶＳＳへ接続されてい
る。回路ブロック１０の出力ｒＰＲＯＧ−Ｄ　Ｉ　５Ａ
ＢＬＥＪは、残りのＮ＋１高電圧インバータへの共通入
力として機能する。
回路ブロック４０の外側の第二の高電圧インバータ２０
″は、その最後の残存する入力端をｒＲＥＳＥＴＢＪと
呼ばれる信号へ接続させており且つその出力ｒＲＥＳＥ
ＴＪを回路ブロック３０内の各不揮発性要素の１個の入
力端へ接続させている。
回路ブロック４０内の各高電圧インバータ要素の最後の
入力端は、第４図に示した如く、回路ブロック３０内の
対応する不揮発性ラッチの入力端へ接続されている。
回路ブロック３０の外側の回路ブロック１０内の交差結
合型インバータのトランジスタ比は、最初のＰＲＯＧ−
ＤＩ　５ＡＢＬＥ動作が行なわれる前に本回路がＰＲＯ
Ｇ−ＤＩＳＡＢＬＥ−ＶＳＳてパワーアップするように
設定することが可能である。このことは、回路ブロック
３０内のすべての不揮発性要素に関してリセッ）　（Ｒ
ＥＳＥＴ）動作を実施することを可能としている。リセ
ット（ＲＥＳＥＴ）動作は、すべてのピッｌ−Ａ　Ｏ−
ＡＮを０ヘリセツトさせる。次いで、所望のビットパタ
ーンＡＤＤＢ１−ＡＤＤＢＮを、他の入力ＶＰＰ　Ｉ　
　（１２−１７Ｖ）　、ＰＲＯＧ−ＶＣＣ，ＤＩＳＡＢ
ＬＥ−ＶＳＳ　（プログラムサイクル期間中有効）と共
に、回路ブロック４０へ入力させることが可能である。
プログラミングサイクル（典型的に、５−１０ミリ秒）
の後に、ビットパターンＡＯ−Ａ７は、回路ブロック４
０へ入力された所望のビットパターンＡＤＤ１−ＡＤＤ
Ｎと同一であるべきである。
所望のビットパターンが回路ブロック３０内にプログラ
ムされると、ＰＲＯＧ−Ｄ　ｌ５ＡＢＬＥ動作を行なう
ことによってそれ以後パターンが変化することをディス
エイプルさせることが可能である。これは、ＲＥＳＥＴ
Ｂ及びＡＤＤＢＩ−ＡＤＤＢＮのすべてをＶＣＣの状態
としプログラミング動作期間中ＰＲＯＧ−Ｄ　Ｉ　５Ａ
ＢＬＥ入力をＶＳＳとすることによって行なわれる。こ
の動作は、信号ＰＲＯＧ−ＤＩ　５ＡＢＬＥを永久的に
高状態とさせ、その際に回路ブロック３０内のすべての
それ以後のパターン変化をディスエイプルさせる。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることはもちろんである。
【図面の簡単な説明】
第１図は高電圧インバータ回路と共に本発明に基づいて
構成されたゼロパワー電気的変化可能不揮発性ラッチを
示した概略図、第２図は第１図の回路のレイアウトを示
した概略図、第３Ａ図は第２図におけるＡ−Ａ線に沿っ
てとった概略断面図、第３Ｂ図は第３図におけるＢ−Ｂ
線に沿ってとった概略断面図、第４図は本発明の不揮発
性ラッチを使用することか可能な回路適用例を示した概
略ブロック図、である。 （符号の説明） １０　　　：基本ラッチ回路 １２．１４：Ｐチャンネル電界効果トランジスタ １６、　１８：Ｎチャンネル電界効果トランジスタ

Claims (1)

  1. 【特許請求の範囲】 １、電気的変更可能不揮発性ラッチ装置において、 ａ）第一及び第二交差接続インバータ要素を有するスタ
    ティックラッチ要素、前記第一インバータ要素の出力端
    が前記第二インバータ要素の入力端へ接続されており且
    つ前記第二インバータ要素の出力端が前記第一インバー
    タ要素の入力端へ接続されている、 ｂ）第一電荷状態を格納する第一不揮発性格納要素、前
    記第一格納要素は予め選択した条件下において前記第一
    インバータ要素の入力端へ第一電荷状態を供給すべく接
    続されている、 ｃ）第二電荷状態を格納する第二不揮発性格納要素、前
    記第二格納要素は前記予め選択した条件下において前記
    第二インバータ要素の入力端へ第二電荷状態を供給すべ
    く接続されている、 を有することを特徴とする電気的変更可能不揮発性ラッ
    チ装置。 ２、特許請求の範囲第１項において、第二の予め選択し
    た条件下において前記第一及び第二格納要素内に格納さ
    れているそれぞれの電荷状態を逆転する手段を有するこ
    とを特徴とする電気的変更可能不揮発性ラッチ装置。 ３、電気的変更可能不揮発性ラッチ装置において、 ａ）第一及び第二の不揮発性浮遊ゲート電界効果トラン
    ジスタ（ＦＥＴ）メモリセル要素、前記メモリセル要素
    の前記浮遊ゲートはそれらのそれぞれの制御ゲートへ容
    量的に結合されており、前記第一メモリセル要素の前記
    浮遊ゲートは前記第二メモリセル要素の前記制御ゲート
    へ容量的に結合されており、前記第二メモリセル要素の
    前記浮遊ゲートは前記第一メモリセル要素の前記制御ゲ
    ートへ容量的に結合されている、 ｂ）第一及び第二のインバータ要素を有するスタティッ
    ク交差接続ラッチ、前記第一メモリセル要素のドレイン
    は前記第一インバータ要素の入力端へ接続されており、
    前記第二メモリセル要素のドレインは前記第二インバー
    タ要素の入力端へ接続されており、前記第一インバータ
    要素の出力端は前記第二メモリセル要素のドレインへも
    接続されている前記第二インバータ要素の入力端へ接続
    されており、前記第二インバータ要素の出力端は前記第
    一メモリセル要素のドレインへも接続されている前記第
    一インバータ要素の入力端へ接続されている、 を有することを特徴とする電気的変更可能不揮発性ラッ
    チ装置。 ４、特許請求の範囲第１項において、他方のメモリセル
    要素の浮遊ゲート上に反対の電荷を与えると同時に前記
    第一又は第二メモリセル要素の一方の浮遊ゲート上に正
    味正又は正味負の電荷の何れか一方を選択的に与えるこ
    とによって前記ラッチ装置のプログラミングを行なう手
    段を有することを特徴とする電気的変更可能不揮発性ラ
    ッチ装置。 ５、電気的変更可能不揮発性ラッチ装置において、スタ
    ティック交差結合ラッチが第一及び第二のＰチャンネル
    ＦＥＴ及び第一及び第二のＮチャンネルＦＥＴを有して
    おり、前記第一ＰチャンネルＦＥＴ及び前記第一Ｎチャ
    ンネルＦＥＴ及び第二ＰチャンネルＦＥＴ及び前記第二
    ＮチャンネルＦＥＴのドレインは、それぞれ、共通接続
    されており、前記第一及び第二のＰチャンネルＦＥＴの
    ソースは第一電位へ共通的に接続されており、前記第一
    及び第二のＮチャンネルＦＥＴのソースは前記第一電位
    よりも一層負の第二電位へ共通的に接続されており、前
    記第一ＰチャンネルＦＥＴ及び前記第一ＮチャンネルＦ
    ＥＴのゲートは前記第一メモリセル要素のドレインへ及
    び第一出力端へ共通的に接続されており、前記第二Ｐチ
    ャンネルＦＥＴ及び前記第二ＮチャンネルＦＥＴのゲー
    トは前記第二メモリセル要素のドレインへ及び第二出力
    端へ共通的に接続されており、前記第一及び第二メモリ
    セル要素のソースは前記第二電位へ共通的に接続されて
    いることを特徴とする電気的変更可能不揮発性ラッチ装
    置。 ６、特許請求の範囲第５項において、前記第一及び第二
    メモリセル要素の浮遊ゲートと制御ゲートとの間の容量
    的結合は、それぞれ、第一及び第二結合用コンデンサを
    介してなされており、前記結合用コンデンサの各々はそ
    れと関連する浮遊ゲートと絶縁層によって前記関連する
    浮遊ゲートから離隔されている埋め込みＮ＋注入区域と
    のオーバーラップによって形成されていることを特徴と
    する電気的変更可能不揮発性ラッチ装置。 ７、特許請求の範囲第６項において、前記第一及び第二
    のメモリセル要素の浮遊ゲートが、それぞれ、第一及び
    第二トンネル動作用コンデンサを介して、それぞれ、前
    記第二及び第一メモリセル要素の制御ゲートへ容量的に
    交差結合されており、前記トンネル動作用コンデンサの
    各々はそれと関連する浮遊ゲートと絶縁層によって前記
    関連する浮遊ゲートから離隔されている埋め込みＮ＋注
    入区域とのオーバーラップによって形成されていること
    を特徴とする電気的変更可能不揮発性ラッチ装置。 ８、特許請求の範囲第７項において、前記プログラミン
    グ手段が、高電圧インバータ回路を有しており、前記回
    路が、 ａ）ソースを前記第二電位へ接続しておりドレインを前
    記第一メモリセル要素の制御ゲートへ接続しており且つ
    ゲートをイネーブル電位へ接続している第一Ｎチャンネ
    ルＦＥＴ装置（３４）、ｂ）ドレインを前記第一Ｎチャ
    ンネルＦＥＴ装置（３４）のドレインへ接続しておりソ
    ースをプログラミング電圧（ＶＰＰＩ）を受取るべく接
    続しており且つゲートを前記第一ＮチャンネルＦＥＴ装
    置（３４）のゲートへ接続している第一ＰチャンネルＦ
    ＥＴ装置（３６）、 ｃ）ドレインを前記第一ＮチャンネルＦＥＴ装置（３４
    ）と前記第一ＰチャンネルＦＥＴ装置（３６）の共通接
    続されたゲートへ接続しておりソースを前記プログラミ
    ング電圧（ＶＰＰＩ）を受取るべく接続しており且つゲ
    ートを前記第一メモリセル要素の制御ゲートへ接続して
    いる第二ＰチャンネルＦＥＴ装置（３８）、 ｄ）前記第二メモリセル要素の制御ゲートを前記第二電
    位へ結合させる手段、 を有していることを特徴とする電気的変更可能不揮発性
    ラッチ装置。
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