JPH0273505A - 読出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に使用するデータ記憶装置の読出
回路、特に高速の磁気ディスク装置に使用するのに好適
な読出回路の改良に関する。

〔従来の技術〕

従来のこの種の読出回路としては、第３図および第４図
に示すものがある。第３図の読出回路は、磁気ヘッド１
４〜１７と、磁気ヘッド１４〜１７の各々に設けられた
前置増幅器（以降ＰＲＡと略す）１０〜１３と、ワイヤ
ードオアされたＰＲＡｌＯ〜１３の出力端子と自動利得
制御回路（以降ＡＧＣと略す）１９の入力端子間に直列
に挿入されたコンデンサ２０とで構成されている。ＡＧ
Ｃ１９は電圧制御増幅器（以降ＶＣＡと略す）３７と振
幅検出回路（以降ＤＥＴと略す）３８と積分用コンデン
サ４１とで構成されている。また、コンデンサ４１で決
定されるＡＧＣｌ　９の応答特性は外来雑音等による瞬
時の読出信号の振幅変動には追従しにくくなるよう設定
されている。

読出信号に書込動作から読出動作に切り替わる時の過渡
応答やＰＲＡ選択信号１０６によりＰＲＡＩＯ〜１３を
切り替える時、個々の出力オフセット電圧の差異から生
じる直流電圧ステップによる過渡応答が重畳すると、コ
ンデンサ２０に電荷が充電されて直流分が発生し、ＡＧ
Ｃ１９の動作に悪影響を与えることになる。すなわち、
電圧ステップがＡＧＣ１９に直接印加されるため、八〇
Ｃ１９は電圧ステップに相当する振幅変動に対応するよ
うに動作するが、この時積分用コンデンサ４１による時
定数が大きく設定されているので、ＡＧＣ１９の出力信
号であるＡＧＣ出力信号１０４が安定するのに時間がか
かるという欠点があった。

第４図に示す読出回路は第３図に示す従来回路の上記の
欠点を改良したものである。第４図に示す読出回路では
、第３図に示す構成に加えて、第３図における積分用コ
ンデンサ４１のかわりにコンデンサ３８より値の小さい
積分用コンデンサ３４と、コンデンサ３４と並列にアナ
ログスイッチ３６を介して接地される積分用コンデンサ
３５とが設けられている。コンデンサ３４とコンデンサ
３５との合成容量が第３図のコンデンサ４１の値と同等
の値になるように設定されている。

アナログスイッチ３６は外部論理信号５０に対応してオ
ン・オフする。外部論理信号５０は書込・読出動作の切
り替えおよびＰＲＡ選択信号１０６による切り替えと同
期し、所定時間、アナログスイッチ３６をオフするよう
に発生される。第４図の読出回路によれば、書込・読出
動作の切り替えおよびＰＲＡ選択信号１０６による切替
時に、所定の時間アナログスイッチ３６をオフすること
により、コンデンサ３５を無効にし、積分時定数をコン
デンサ３４によるもののみとして小さくする。これによ
り過渡応答で発生するＡＧＣ出力信号１０４の振幅変動
の安定する時間を早めることができる。

〔発明が解決しようとする課題〕

上述したように第３図に示す読出回路では、読出信号が
安定するのに時間がかかり、高速読出動作には不適であ
る欠点があり、第４図に示す読出回路では高速読出動作
に対しては対応できるが、外部論理信号５０という制御
信号が追加されるため、読出回路と制御回路との間のイ
ンタフェース信号を追加する必要となる。大型のデータ
記憶装置ではインタフェース信号を追加することは大し
た問題ではないが、小型の機種では大きな問題となる。

また、インタフェースが標準化されているような場合に
は、信号線の追加は不可能であるという問題もあった。

本発明はこのような事情に鑑みてなされたものであり、
外部の制御回路との間のインタフェース信号を必要とす
ることなく、データの高速読み出しが可能な回路を提供
することを目的とするものである。

〔課題を解決するための手段〕

本発明は上記の目的を達成するために、記憶装置から読
み出された読出信号が伝送される伝送線に直列にコンデ
ンサが挿入され、このコンデンサを介して読出信号が自
動利得制御回路に入力されるように構成された読出回路
において、自動利得制御回路の出力信号の振幅を検出す
る振幅検出回路の検出信号の積分時定数を変更可能に構
成するとともに、自動利得制御回路の入力信号を受け、
この信号の高周波成分を除去するローパスフィルタと、
このローパスフィルタの出力信号のレベルと基準電圧レ
ベルとを比較し、ローパスフィルタの出力信号のレベル
が所定範囲内にあるか否かを判定するコンパレータと、
このコンパレータよりローパスフィルタの出力信号のレ
ベルが所定範囲内にあると判定された際に出力される判
定信号を受けて、所定時間幅のパルス信号を出力するタ
イマと、このタイマから出力されるパルス信号を受けて
そのパルス幅で規定される期間、振幅信号回路の検出信
号の積分時定数を通常より小さくなるように切り替える
切替手段とを有することを特徴とするものである。

本発明によれば読出信号を増幅する前置増幅器の切替時
、あるいは読出動作と書込動作との切替時に生ずる過渡
応答に伴うバイアス電圧の変動が所定範囲を越えた際に
読出信号のレベル調整を行う自動利得制御回路の積分時
定数が小さくなるように制御される。これにより、外部
制御回路との間のインタフェース信号を必要とすること
なく、高速読出が可能となる。

〔実施例〕

次に、本発明の実施例を図面を参照して説明する。

第１図には本発明に係わる読出回路の一実施例の構成が
示されている。同図において読出回路は複数の磁気ヘッ
ド１４〜１７と、磁気ヘッド１４〜１７の各々の出力信
号を増幅する前置増幅器（以降ＰＲＡと略す）１０〜１
３と、自動利得制御回路（以降ＡＧＣと略す）１９の入
力端子との間に直列に挿入されたコンデンサ２０と、Ａ
ＧＣ１９の入力信号が入力されるローパスフィルタ（以
降ＬＰＦと略す）２１と、ＬＰＦ２１の出力信号が第１
の入力端子に、＋Ｖボルトの電圧が第２の入力端子に、
−■ボルトの電圧が第３の入力端子にそれぞれ入力され
るコンパレータ（以降ＣＯＭＰと略ｔ）２２　と、ＣＯ
ＭＰ　２２（７）出力信号が入力されるタイマ（以降Ｔ
Ｍと略す）２３とで構成されている。

また、ＡＧＣ１９は、ＡＧＣ１９の入力信号が第１の入
力端子に入力される電圧制御増幅器（以降ＶＣＡ、ｌ！
：略す）３７と、ＶＣＡ３７（７）出力信号であるＡＧ
Ｃ出力信号が入力される振幅検出回路（以降ＤＥＴと略
す）３８と、ＤＥＴ３８の出力信号を積分するコンデン
サ３４．３５とコンデンサ３５と接地間に設けられオン
・オフ制御入力端子にＴＭ２３の出力信号ＴＭ出力信号
１０５が入力されるアナログスイッチ３６とから構成さ
れている。また、ＤＥＴ３８の出力信号はＶＣＡ３７の
第２の入力端子に入力される。竿２図には第１図に示す
読出回路の各部の波形が示されている。

次に本実施例に係わる読出回路の動作について第１図、
第２図を参照しながら説明する。ＰＲＡ１０〜１３に印
加されるＰＲＡ選択信号１０６は、ＰＲＡ　１０〜１３
のいずれか１つを選択し、選択されたＰＲＡを動作状態
にし、その他のＰＲＡを非動作状態にする。今、ＰＲＡ
ＩＯが選択され、動作状態になっている場合、磁気ヘッ
ド１４のヘンド出力信号９０がＰＲＡＩＯで所定の利得
で増幅され、ＰＲＡ出力信号１００が出力される。

ＰＲＡ出力信号１００のバイアス直流電圧はＰＲＡＩＯ
に固有のものである。ＰＲＡ出力信号１００はコンデン
サ２０によりバイアス直流電圧が除去され、ＡＧＣ１９
０入力信号であるＡＧＣ入力信号１０１のバイアス直流
電圧はＡＧＣｌ　９の入力バイアス電圧となる。

ＶＣＡ３７は第１の入力端子に入力されるＡＧＣ入力信
号１０１を第２の入力端子に入力される電圧に対応した
利得で増幅し、出力する。

ＤＥＴ３８はＡＧＣ出力信号１０４を受けて、内部の所
定の電圧とΔＧＣ出力信号１０４の振幅とを比較し、そ
れらの大小に対応したＤＥＴ出力信号１０７を出力する
。ＤＥＴ出力信号１０７は、アナログスイッチがオン時
にコンデンサ３４とコンデンサ３５との並列合成容量に
よる時定数で応答速度が決定され、アナログスイッチ３
６がオフの時はコンデンサ３４のみの容量による時定数
で応答速度が決定される。

また、ＡＧＣ出力信号１０４の振幅応答もＤＥＴ出力信
号１０７と全く同様に応答速度が決定される。

ＬＰＦ２１はＡＧＣ入力信号１０１の信号成分を抑圧す
るためのものであり、カットオフ周波数は信号周波数よ
り十分低く設定されるが、出力信号であるＬＰＦ出力信
号１０２の応答速度も考慮しなければならないので低す
ぎても良くない。

ＣＯＭＰ２２はＬＰＦ出力信号１０２の電圧と＋■ボル
ト、−Ｖボルトの電圧と比較し、ＬＰＦ出力信号１０２
の電圧が＋Ｖボルトより高いか、または−■ボルトより
低い時にハイレベルの信号を出力し、そうでない場合は
ローレベルの信号を出力する。ＴＭ２３はＣＯＭ　Ｐ出
力信号１０３の立上がり波形に同期して時間Ｔの正のパ
ルスを出力する回路である。

アナログスイッチ３６はＴＭ出力信号１０５がハイレベ
ルの時オフ、ローレベルのときオンする。

コンデンサ３４の容量値はコンデンサ３５のそれより十
分小さく設定され、コンデンサ３４とコンデンサ３５の
並列合成容量はＡＧＣ１９の応答が外来雑音等の瞬時的
な振幅変動に対して追従しにくい値に設定される。

ＰＲＡ選択信号１０６が第２図に示す切替時３２で変化
し、ＰＲＡ　１０からＰＲＡＩＩへ切り替わった場合、
ＰＲＡ出力信号１００の直流バイアス電圧および信号振
幅は第２図に示すように変化する。ＬＰＦ出力信号１０
２が＋Ｖボルトより大きくなったときＣＯＭＰ出力信号
１０３がハイレベルになり、この立上がり時に同期して
時間Ｔのパルス幅の正のパルスがＴＭ２３より出力され
る。

ＴＭ出力信号１０５のハイレベルの時間Ｔの間、アナロ
グスイッチ３６はオフする。これによりＤＥＴ出力信号
１０７の過渡応答の収束が早くなり、同様にＡＧＣ出力
信号１０４の振幅変動の収束も早くなる。破線４３はア
ナログスイッチ３６がオンし続けた場合の振幅変動を示
している。

〔発明の効果〕

以上説明したように本発明では、前置増・幅器等の切替
時に生じる過渡応答に伴うバイアス電圧の変動を検出し
、この変動が所定の電圧範囲を越えた時に自動利得制御
回路の積分時定数を小さくすることにより過渡応答の収
束を早めるように構成したので、本発明によれば高速な
切替動作が可能となり、それ故高速読出が可能となる。

また、この制御に外部回路とのインタフェースが不要な
ので、あらゆるタイプの磁気記憶装百にも適用すること
が可能となる。

【図面の簡単な説明】

第１図は本発明に係わる読出回路の一実施例の構成を示
すブロック図、第２図は第１図の動作状態を示す波形図
、第３図は従来の読出回路の構成の一例を示すブロック
図、第４図は従来の読出回路の構成の他の例を示すブロ
ック図である。 ＩＯ〜１３・・・・・・前置増幅器、 １４〜１７・・・・・・磁気ヘッド、 １９・・・・・・自動利得制御回路、 ２１・・・・・・ローパスフィルタ、 ２２・・・・・・コンパレータ、２３・・・・・・タイ
マ、３６・・・・・・アナログスイッチ。 地２図 出　願　人　　　　　　日本電気株式会社代　理　人　
　　　　　弁理士　山内梅雄桑３図 １つ 地４図 １つ

Claims (1)

1. 【特許請求の範囲】 記憶装置から読み出された読出信号が伝送される伝送線
   に直列にコンデンサが挿入され、このコンデンサを介し
   て前記読出信号が自動利得制御回路に入力されるように
   構成された読出回路において、 前記自動利得制御回路の出力信号の振幅を検出する振幅
   検出回路の検出信号の積分時定数を変更可能に構成する
   とともに、 前記自動利得制御回路の入力信号を受け、この信号の高
   周波成分を除去するローパスフィルタと、このローパス
   フィルタの出力信号のレベルと基準電圧レベルとを比較
   し、ローパスフィルタの出力信号のレベルが所定範囲内
   にあるか否かを判定するコンパレータと、 このコンパレータよりローパスフィルタの出力信号のレ
   ベルが前記所定範囲外にあると判定された際に出力され
   る判定信号を受けて所定時間幅のパルス信号を出力する
   タイマと、このタイマから出力されるパルス信号を受け
   てそのパルス幅で規定される期間、前記振幅検出回路の
   検出信号の積分時定数を通常より小さくなるように切り
   替える切替回路 とを具備することを特徴とする読出回路。