JPH027434A - Manufacture of semiconductor integrated circuit device - Google Patents

Manufacture of semiconductor integrated circuit device

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JPH027434A
JPH027434A JP15733488A JP15733488A JPH027434A JP H027434 A JPH027434 A JP H027434A JP 15733488 A JP15733488 A JP 15733488A JP 15733488 A JP15733488 A JP 15733488A JP H027434 A JPH027434 A JP H027434A
Authority
JP
Japan
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aluminum wiring
pattern
check
diffusion layer
aluminum
Prior art date
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Application number
JP15733488A
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Japanese (ja)
Inventor
Atsushi Kishi
岸 淳
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Publication of JPH027434A publication Critical patent/JPH027434A/en
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE:To enhance the working accuracy of a line width of a minute aluminum wiring part by a method wherein a patterning process of an aluminum wiring part of an internal electronic circuit is controlled automatically by an electric means without a subjective judgment and an artificial judgment of an operator. CONSTITUTION:While a patterning operation of a pattern of an aluminum wiring part in an internal electronic circuit progresses, an electric connection between a contact 2a closest to an outer, edge and a check pattern 1 is first cut out of two contacts 2a, 2b formed on a diffusion layer 3. Then, also an electric connection between the pattern and the contact 2b at its inside is cut. Therefore, positional coordinates of contacts 2a to 2c are decided so as to correspond to individual line widths of an underetching operation, a proper etching operation and an overetching operation; then, it is possible to control a patterning process of the internal aluminum wiring part with good accuracy by using an electric means out of the following two: to find a change in a current value by applying an arbitrary voltage between two check pads 4; to detect a change in a voltage value while an arbitrary electric current flows.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関し、特に半
導体ウェハー段階におけるアルミ配線のパターニング工
程に関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method of manufacturing a semiconductor integrated circuit device, and particularly to a patterning process of aluminum wiring at the semiconductor wafer stage.

〔従来の技術〕[Conventional technology]

半導体集積回路装置が製造されるには、通常、ウェハー
段階で十数口のパターニング工程が繰り返されて能動素
子および受動素子が順次形成されてゆき、その最終工程
でアルミ蒸着とエツチングによるパターニングが行われ
ることによってそれぞれの素子間を相互に接続するよう
にアルミ配線が形成される。このアルミ配線の形成工程
に際してはその線幅を規格内に収めることが最も重視さ
れるので、ウェハー上にそのためのチェック素子を特別
に設けてアルミ蒸着膜のエツチング状態が管理される。
To manufacture a semiconductor integrated circuit device, normally more than a dozen patterning steps are repeated at the wafer stage to form active and passive devices in sequence, and in the final step, patterning is performed by aluminum evaporation and etching. As a result, aluminum wiring is formed to interconnect the respective elements. In the step of forming this aluminum wiring, it is most important to keep the line width within the standard, so a check element for this purpose is specially provided on the wafer to control the etching state of the aluminum vapor deposited film.

第6図(a)〜(C)は従来の製造方法で用いられるア
ルミ配線幅チェック素子のアルミ配線幅チェック・パタ
ーン図を示すものであって、何れも内部の電子回路配線
パターンと比例した線幅をもつ短冊状のアルミ・パター
ンから成る。この場合、それぞれのアルミ・パターンは
内部電子回路の配線パターンのエツチング状況を間接的
に示しているので、このアルミ・パターンが第6図(a
)の如くチェック・パターン1aを示していれば未だア
ンダー・エツチングの状態に在り、また、第6図(C)
の如くチェック・パターンICを示せばオーバー・エツ
チングの状態に入ったことを知る。従って、作業者はこ
のチェック・パターンを顕微鏡を使って目視により確か
めつつ最良のチェック・パターン1bが得られるように
エツチング工程を管理することとなる。
Figures 6(a) to (C) show aluminum wiring width check pattern diagrams of aluminum wiring width checking elements used in conventional manufacturing methods, and each shows a line proportional to the internal electronic circuit wiring pattern. Consists of a wide strip-shaped aluminum pattern. In this case, each aluminum pattern indirectly shows the etching status of the wiring pattern of the internal electronic circuit, so this aluminum pattern is
), if the check pattern 1a is shown, it means that the under-etching is still in progress, and if the check pattern 1a is shown as shown in FIG.
If the check pattern IC is displayed as shown in FIG. Therefore, the operator must visually check this check pattern using a microscope and manage the etching process so as to obtain the best check pattern 1b.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、半導体集積回路装置に対する高集積化、
高速化の要求は近年益々加速度がつき、微細加工技術の
重要性を一段と高めて来ているので、このようにリソグ
ラフィ工程のチェックを作業者の目視に頼り、作業者個
々の判定基準の違い或いな判定ミス等の影響を大きく受
ける従来法のアルミ配線パターンに対する配線幅チェッ
ク手法では、極めて高精度が要求される最近のアルミ配
線の微細加工技術に充分対応することができない。
However, the high integration of semiconductor integrated circuit devices,
The demand for higher speeds has been accelerating in recent years, and the importance of microfabrication technology has become even more important. Therefore, it is necessary to rely on the visual inspection of workers to check the lithography process, and to avoid differences in the judgment criteria of individual workers. Conventional wiring width checking methods for aluminum wiring patterns, which are greatly affected by judgment errors and the like, cannot adequately respond to recent aluminum wiring microfabrication techniques that require extremely high accuracy.

本発明の目的は、上記の情況に鑑み、作業者の主観また
は人為的ミス等の影響を全く受けることなき微細アルミ
配線のパターニング工程を備えた半導体集積回路装置の
製造方法を提供することである。
In view of the above-mentioned circumstances, an object of the present invention is to provide a method for manufacturing a semiconductor integrated circuit device that includes a patterning process for fine aluminum wiring that is completely free from the effects of operator subjectivity or human error. .

〔課題を解決するための手段〕[Means to solve the problem]

本発明によれば、半導体集積回路装置の製造方法は、半
導体ウェハー上に、一つの短冊状低濃度拡散層と該拡散
層の端部の少なくとも一方および中央部の少なくとも2
つの場所を異なる座標位置上でそれぞれ上層のアルミ蒸
着膜と電気接続せしめるコンタクト配列とを備えるアル
ミ配線幅チェック素子を形成する工程と、前記アルミ蒸
着膜を内部電子回路アルミ配線のパターニングと同時工
程でエツチングし前記低濃度拡散層上に被覆範囲を前記
−つのコンタクトを備える一方の端部領域のみと前記2
つのコンタクトを備える中央部を含む2つの領域とにそ
れぞれ分割する一対のアルミ配線幅チェック・パターン
を先端部を互いに対向させて形成して行く工程と、前記
一対のアルミ配線幅チェック・パターンの線幅の縮小の
経過を前記異なる座標位置上の2つのコンタクト配列の
露出順序に伴なう前記低濃度拡散層における分割領域の
抵抗変化から検知して該チェック・パターン線幅を適正
幅に制御する工程とから成る内部電子回路アルミ配線の
パターニング工程を備えることを含んで構成される。
According to the present invention, a method for manufacturing a semiconductor integrated circuit device includes a method for manufacturing a semiconductor integrated circuit device, in which a rectangular low concentration diffusion layer is formed on a semiconductor wafer, at least one of the end portions and at least two of the central portions of the diffusion layer are formed.
A step of forming an aluminum wiring width check element having a contact array for electrically connecting two locations with the upper layer aluminum vapor deposition film at different coordinate positions, and a step of simultaneously patterning the aluminum vapor deposition film and internal electronic circuit aluminum wiring. Etch the low concentration diffusion layer to cover only one end region with the two contacts and the two contacts.
A step of forming a pair of aluminum wiring width check patterns with their tips facing each other to divide each region into two regions including a central portion having two contacts, and a line of the pair of aluminum wiring width check patterns. The check pattern line width is controlled to an appropriate width by detecting the progress of width reduction from the resistance change of the divided region in the low concentration diffusion layer due to the exposure order of the two contact arrays on the different coordinate positions. and a patterning process for internal electronic circuit aluminum wiring.

〔実施例〕〔Example〕

以下図面を参照して本発明の詳細な説明する。 The present invention will be described in detail below with reference to the drawings.

第1図は本発明で用いるアルミ配線幅チェック素子の一
実施例とその一つの状態パターンを示す平面図である0
本実施例によれば、本発明の製造方法がウェハー上に形
成するアルミ配線幅チェック素子は、内部半導体素子の
低濃度ウェル領域または拡散抵抗と同一工程で形成され
た短冊状の低濃度拡散層3と、この短冊型低濃度拡散層
3の両端部中央領域のそれぞれ定められた一つの座標位
置の場所および中央部より稍々下方領域の定められた2
つの異なる座標位置の場所をそれぞれ上層のアルミ蒸着
膜(図示しない)に接続する一対のコンタクト2c、2
dおよび2a、2bとを備えるように当初設定される。
FIG. 1 is a plan view showing an embodiment of the aluminum wiring width check element used in the present invention and one state pattern thereof.
According to this embodiment, the aluminum wiring width check element formed on the wafer by the manufacturing method of the present invention is a strip-shaped low concentration diffusion layer formed in the same process as the low concentration well region or the diffused resistor of the internal semiconductor element. 3, one coordinate position determined respectively in the central region of both ends of this strip-shaped low concentration diffusion layer 3, and a determined region 2 slightly below the central region.
A pair of contacts 2c, 2 that connect locations at different coordinate positions to the upper layer aluminum vapor deposition film (not shown), respectively.
d, 2a, and 2b.

ここで、これらの座標位置は低濃度拡散ffA3のウェ
ハー”上の位置座標との相対的関係によって定められる
。ついで、このアルミ蒸着膜は内部電子回路のアルミ配
線パターンの形成と共に同一レートでエツチングされ、
−対のアルミ配線幅チェック・パターン1が一端部を互
いに低濃度拡散層3上で対向させ、また、他端部にそれ
ぞれチェック・パッド4を備えるように順次形成されて
行く。この際、一対のアルミ配線幅チェック・パターン
1は一方の先端部が一つのコンタクト2dのみを含み、
また、他方の先端部が残る3つのコンタクト2a、2b
、2cの全てを含むように低濃度拡散層3の領域を互い
に2つに分割するようにパターニングされる。従って、
内部電子回路のアルミ配線パターンのパターニングが進
行しこれに伴ってアルミ配線幅チェック・パターン1の
線幅も縮まって来ると、低濃度拡散層3上に設けられた
2つの異なる位置座標をもつ2つのコンタクト2a、2
bのうち、拡散層3の外縁に最も近いコンタクト2aと
チェック・パターン1との間の電気的接続がまず断たれ
るようになり、ついでその内側のコンタクト2bとの間
の電気的接続も断たれることとなる。
Here, these coordinate positions are determined by the relative relationship with the position coordinates of the low concentration diffusion ffA3 on the wafer.Then, this aluminum evaporated film is etched at the same rate as the aluminum wiring pattern of the internal electronic circuit is formed. ,
- Pairs of aluminum wiring width check patterns 1 are successively formed so that one end faces each other on the low concentration diffusion layer 3, and each of the other ends has a check pad 4. At this time, one tip of the pair of aluminum wiring width check patterns 1 includes only one contact 2d,
In addition, three contacts 2a and 2b with the other tip remaining
, 2c, the region of the low concentration diffusion layer 3 is patterned to be divided into two parts. Therefore,
As the patterning of the aluminum wiring pattern of the internal electronic circuit progresses and the line width of the aluminum wiring width check pattern 1 also decreases, two patterns 2 with two different position coordinates are formed on the low concentration diffusion layer 3. two contacts 2a, 2
In b, the electrical connection between the contact 2a closest to the outer edge of the diffusion layer 3 and the check pattern 1 is first broken, and then the electrical connection between the contact 2b inside the contact 2a is also broken. It will become droopy.

第1図はこのようにして一対のアルミ配線幅チェック・
パターン1のパターニングが進行し、最も外側のコンタ
クト2aがその大半を露出し漸がてチェック・パターン
1との電気的接続を断たうとしている状態パターンを示
したものである。
Figure 1 shows how to check the width of a pair of aluminum wirings.
This pattern shows a state in which patterning of pattern 1 progresses, most of the outermost contact 2a is exposed, and the electrical connection with check pattern 1 is about to be cut off.

従って、コンタクト2a、2bおよび2Cの位置座標を
それぞれアンダー・エツチング、適性エツチングおよび
オーバー・エツチングの各線幅に対応するように定めれ
ば、2つのチェック・パッド4間に任意の電圧を印加し
て電流値の変化を求めるか、または任意の電流を通じて
電圧値の変化を検出するか、或いは2つのチェック・パ
ッド4間の抵抗値の変化を直接検知するかの何れか一つ
の電気的手段を用いて内部アルミ配線のパターニング工
程を精度良くコントロールすることが可能となる。
Therefore, if the positional coordinates of the contacts 2a, 2b and 2C are determined to correspond to the line widths of under-etching, proper etching and over-etching, then any voltage can be applied between the two check pads 4. Using one of the following electrical means: determining a change in current value, detecting a change in voltage value through an arbitrary current, or directly detecting a change in resistance value between two check pads 4. This makes it possible to precisely control the patterning process of internal aluminum wiring.

第2図(a)〜(c)は上記アルミ配線幅チェック素子
を用いてアルミ配線をパターニング形成する場合の本発
明の一実施例を示す工程順序図である。本実施例によれ
ば、まず第2図(a)はアンダー・エツチングの状態に
あることを示しており、エツチング量が不足しているた
め2つのコンタクト2a、2bが何れもアルミ配線幅チ
ェック・パターン1と電気的に接続されている状態に在
る。従って、この状態では、一対のチェック・パッド4
間にコンタクト2a、2dで挟まれる低濃度拡散層3の
斜線部の抵抗値R1が検出される。つぎに、エツチング
がすすみ第2図(b)の如くコンタクト2aがオープン
となると、検出される抵抗値はコンタクト2bと2dで
挟まれる低濃度拡散層3の斜線部抵抗R2となり、エツ
チングが更にすすみ第2図(C)の如くコンタクト2a
、2bの何れもがオーブンとなるとコンタク)2c、2
dで挟まれる斜線部の抵抗値R3が検出される。従って
、2つのコンタクト2a、2bの位置座標をバラツキの
許容範囲dを含めて適正に設定すれば、抵抗値R2が得
られたときアルミ配線は規定幅にパターニングされたこ
とを検知することができ、抵抗値がR1であれば未だア
ンダー・エツチングの状態に在り、また、R3となれば
オーバー・エツチングの状態に入ったことを知ることが
できる。このように、本発明によれば、アルミ配線のパ
ターニング工程の進み具合を人手によらず外部からの電
気的検知手段によって管理することができるので、コン
ピュータによる生産管理システムを容易に構築すること
ができ、人為的ミスが紛れ込むことのない極めて高精度
の微細アルミ配線の加工プロセスを確立することができ
る。
FIGS. 2(a) to 2(c) are process flow diagrams showing an embodiment of the present invention in which aluminum wiring is patterned using the aluminum wiring width checking element. According to this embodiment, first of all, FIG. 2(a) shows that there is under-etching, and since the amount of etching is insufficient, both contacts 2a and 2b cannot be checked for aluminum wiring width. It is in a state where it is electrically connected to pattern 1. Therefore, in this state, the pair of check pads 4
The resistance value R1 of the diagonally shaded portion of the low concentration diffusion layer 3 sandwiched between the contacts 2a and 2d is detected. Next, when the etching progresses and the contact 2a becomes open as shown in FIG. 2(b), the detected resistance value becomes the shaded resistance R2 of the low concentration diffusion layer 3 sandwiched between the contacts 2b and 2d, and the etching progresses further. Contact 2a as shown in Figure 2(C)
, 2b are all ovens) 2c, 2
The resistance value R3 in the shaded area sandwiched by d is detected. Therefore, if the positional coordinates of the two contacts 2a and 2b are properly set, including the tolerance range d for variations, it is possible to detect that the aluminum wiring has been patterned to the specified width when the resistance value R2 is obtained. If the resistance value is R1, it is still under-etched, and if it is R3, it is known that over-etching has occurred. As described above, according to the present invention, the progress of the aluminum wiring patterning process can be managed by external electrical detection means without manual intervention, and therefore a computer-based production control system can be easily constructed. This makes it possible to establish an extremely high-precision micro-aluminum wiring processing process that is free from human error.

以上はアルミ配線幅チェック素子の一つの構造例につい
て説明したが、本発明の実施に当たっては幾つもの変形
構造を用いることも可能である。
Although one structural example of the aluminum wiring width checking element has been described above, it is also possible to use many modified structures in implementing the present invention.

第3図〜第5図は本発明で用い得るアルミ配線幅チェッ
ク素子の種々の変形構造例とそれらの一つの状態パター
ンをそれぞれ示す平面図である。
3 to 5 are plan views showing various examples of modified structures of aluminum wiring width checking elements that can be used in the present invention and one state pattern thereof.

すなわち、第3図は低濃度拡散層3の中央にスリット5
を設け、コンタクト2a、2a’および2b、2b’を
それぞれ線対称に配置したものである。このチェック素
子jIl#遣の場合では、エツチング状態により低濃度
拡散層3は見かけ上2本の抵抗が並列接続されたものと
なるので、低濃度拡散層3の濃度が非常に低い場合に用
いると好適な結果を得ることができる。次に、第4図の
構造例では、最も内側に位置するコンタクト2Cの形成
が省略される。この場合、アンダー・エッチングおよび
適性エツチングの状態検知は何れも他のものと同様であ
るが、オーバー・エツチングの状態は検出回路がオープ
ンとなることで検知される。
That is, in FIG. 3, a slit 5 is formed in the center of the low concentration diffusion layer 3.
, and contacts 2a, 2a' and 2b, 2b' are arranged line-symmetrically. In the case of this check element jIl#, the low concentration diffusion layer 3 appears to be two resistors connected in parallel due to the etching state. A suitable result can be obtained. Next, in the structural example of FIG. 4, the formation of the innermost contact 2C is omitted. In this case, both under-etch and proper-etch conditions are detected in the same manner as the others, but over-etch conditions are detected by opening the detection circuit.

また、第5図の構造例は対面する一対のアルミ配線幅チ
ェック・パターンおよびコンタクト配列を全く同一パタ
ーンとした場合を示したものである。この構造例による
と検出効率を2倍に向上させることが可能である。
Further, the structural example shown in FIG. 5 shows a case where a pair of facing aluminum wiring width check patterns and contact arrangement are made to be exactly the same pattern. According to this structural example, it is possible to double the detection efficiency.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように、本発明に、よれば、従来の
如く作業者の主観および人為的判断によらず電気的手段
により内部電子回路アルミ配線のパターニング工程を自
動制御することができるので、益々微細化されるアルミ
配線の線幅加工精度を格段に向上することができる。
As explained in detail above, according to the present invention, the patterning process of internal electronic circuit aluminum wiring can be automatically controlled by electrical means without depending on the operator's subjectivity or human judgment as in the past. The line width processing accuracy of aluminum wiring, which is becoming increasingly finer, can be significantly improved.

幅チェック素子を用いてアルミ配線をパターニング形成
する場合の本発明の一実施例を示す工程順序図、第3図
〜第5図は本発明で用い得るアルミ配線幅チェック素子
の種々の変形構造例とそれらの一つの状態パターンをそ
れぞれ示す平面図、第6図(a)〜(C)は従来の製造
方法で用いられるアルミ配線幅チェック素子のアルミ配
線幅チェック・パターン図である。
A process sequence diagram showing an embodiment of the present invention in the case of patterning aluminum wiring using a width check element, and FIGS. 3 to 5 show various modified structural examples of the aluminum wiring width check element that can be used in the present invention. FIGS. 6(a) to 6(C) are diagrams of aluminum wiring width check patterns of aluminum wiring width checking elements used in the conventional manufacturing method.

1・・・一対のアルミ配線幅チェック・パターン、2a
、2b、2a  、2b’ 、2c、2d−−−コンタ
クト、3・・・低濃度拡散層、4・・・チェック・パッ
ド、5・・・スリット。
1...Pair of aluminum wiring width check patterns, 2a
, 2b, 2a, 2b', 2c, 2d---Contact, 3...Low concentration diffusion layer, 4...Check pad, 5...Slit.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明で用いるアルミ配線幅チェック素子の一
実施例とその一つの状態パターンを示す平面図、第2図
(a)〜(c)は上記アルミ配線第 1 図 <C) 馬20 1a −し1b (b) lc <C) 第 記
FIG. 1 is a plan view showing an embodiment of the aluminum wiring width checking element used in the present invention and one of its state patterns, and FIGS. 1a - 1b (b) lc <C) Article

Claims (1)

【特許請求の範囲】[Claims] 半導体ウェハー上に、一つの短冊状低濃度拡散層と該拡
散層の端部の少なくとも一方および中央部の少なくとも
2つの場所を異なる座標位置上でそれぞれ上層のアルミ
蒸着膜と電気接続せしめるコンタクト配列とを備えるア
ルミ配線幅チェック素子を形成する工程と、前記アルミ
蒸着膜を内部電子回路アルミ配線のパターニングと同時
工程でエッチングし前記低濃度拡散層上に被覆範囲を前
記一つのコンタクトを備える端部領域のみと前記2つの
コンタクトを備える中央部を含む2つの領域とにそれぞ
れ分割する一対のアルミ配線幅チェック・パターンを先
端部を互いに対向させて形成して行く工程と、前記一対
のアルミ配線幅チェック・パターンの線幅の縮小の経過
を前記異なる座標位置上の2つのコンタクト配列の露出
順序に伴なう前記低濃度拡散層における分割領域の抵抗
変化から検知して該チェック・パターン線幅を適正幅に
制御する工程とから成る内部電子回路アルミ配線のパタ
ーニング工程を備えることを特徴とする半導体集積回路
装置の製造方法。
A contact arrangement is provided on a semiconductor wafer, electrically connecting one rectangular low-concentration diffusion layer and at least one of the ends and at least two locations of the central portion of the diffusion layer to an upper aluminum vapor deposited film at different coordinate positions, respectively. forming an aluminum wiring width check element comprising: a step of etching the aluminum vapor deposition film in a step simultaneously with patterning of the internal electronic circuit aluminum wiring to cover the low concentration diffusion layer in an end region having the one contact; a step of forming a pair of aluminum wiring width check patterns with their tips facing each other, which are divided into two regions each including a chisel and a central part having the two contacts; and a step of checking the width of the pair of aluminum wirings. - Detecting the progress of reduction in the line width of the pattern from resistance changes in the divided regions in the low concentration diffusion layer due to the exposure order of the two contact arrays on the different coordinate positions, and adjusting the line width of the check pattern appropriately. 1. A method of manufacturing a semiconductor integrated circuit device, comprising a step of patterning internal electronic circuit aluminum wiring, which comprises a step of controlling the width of the internal electronic circuit aluminum wiring.
JP15733488A 1988-06-24 1988-06-24 Manufacture of semiconductor integrated circuit device Pending JPH027434A (en)

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