JPH0274879A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はＩＣ試験装置に関し、特に、所定の配列で順
次発生させた試験用パターンデータを１又は複数種類の
配列順序に変換し、これらのデータ配列のうち１つの配
列を試験データとして選択的に被試験ＩＣに印加するこ
とができるようにしたことに関する。

［従来の技術］ ＩＣ試験装置において、ロジックＩＣやメモリＩＣ等の
内部論理回路に対する試験の一例としては、複数ビット
から成る複数種類の試験用パターンデータを試験データ
として被試験ＩＣの所定の信号入力ビンに印加し、該入
力ビンに対応する信号出力ビンから出力される信号を検
出することによって、該被試験ＩＣの正常性を確認する
符号誤りチエツクがある。被試験ＩＣの出力信号を検出
回路により検出し、その検出データと該被試験ＩＣに印
加した試験データとを比較チエツクすることによって、
該検出データに符号誤りがあるか否かを調へる。この符
号誤りチエツクの結果に基づき、該被試験ＩＣの内部論
理回路の良否を判定する。検出データ中に符号誤りが発
見された場合、その符号誤り個所に対応する被試験ＩＣ
の内部論理回路に障害があると判定する。この場合、符
号誤りの正確さを実現するため、−船釣に、試験用パタ
ーンデータを所定の配列順序に変換したインタリーブ形
式の試験データが用いられる。

なお、公知のようにインタリーブとは、例えば、第２図
に示すようなバンクメモリに入力されるデータを各バン
クに所定の配列で記憶することによって実現することも
可能である。このようなインタリーブ方式メモリは、隣
合うアドレスが夫々異なる番地になるようにデータを記
憶することができる複数の記憶領域から成るメモリであ
る。例えば、第３図に示すように入力データＤ１が制御
部５の制御に基づき、各バンク１〜バンク４に所定の単
位でずれた形式で記憶される。該メモリからデータを読
み出す場合は、バンク１〜バンク４の順序で繰り返しデ
ータを読み出して、データＤ３のような配列のデータが
得られる。

ロジックＩＣやメモリＩＣ等の内部論理回路に対する試
験を行う場合、上述のようなインタリーブデータを被試
験ＩＣの所定の信号入力ピンに印加し、該入力ピンに対
応する出力ピンから被検出信号を取り出して検出する。

この検出データをインタリーブされる前と同じ元のデー
タ配列に再生（デインタリーブという）した後、例えば
、第３図の入力データＤ１と比較し該検出データの符号
誤りチエツクを行うのである。

［発明が解決しようとする課題］ しかしながら、前述のような従来のＩＣ試験装置では、
１種類のデータ配列しか試験データとして被試験ＩＣに
印加することができなかった。従って、複数種類のデー
タ配列を被試験ＩＣに試験データとして印加したい場合
は、試験作業を一旦中断して別の試験データを設定し直
さなくてはならず１面倒であった。

本発明は上述の点に鑑みてなされたもので、複数種類の
データ配列を予め設定しておくことによってデータ配列
順序の異なる複数の試験データを被試験ＩＣに順次印加
できるようにしたＩＣ試験装置を提供しようとするもの
である。

［課題を解決するための手段］ この発明に係るＩＣ試験装置は、複数ビットから成る複
数種類の試験用パターンデータを所定の配列で順次発生
するパターンデータ発生手段と、前記パターンデータ発
生手段から与えられるパターンデータの配列順序を変換
し、１又は複数種類の異なる配列のパターンデータを夫
々提供する配列変換手段と、前記配列変換手段により提
供された前記パターンデータの１又は複数種類の配列と
前記パターンデータ発生手段から与えられた通りの前記
パターンデータの配列のうち１つの配列を被試験ＩＣに
印加すべき試験データとして選択する選択手段とを具え
たものである。これらの各機能構成を第１図の機能ブロ
ックに対応させると、パターンデータ発生手段がパター
ン発生部１１に対応し、配列変換手段がバンクメモリ１
２に対応し、選択手段がセレクタ１３〜１７に夫々対応
する。

［作用コ パターンデータ発生手段では、複数ビットから成る複数
種類の試験用パターンデータを所定の配列で順次発生す
る。配列変換手段では、パターンデータ発生手段から与
えられるパターンデータの配列を、１種類又は複数種類
の配列に変換する。

選択手段では、配列変換手段により提供されたパターン
データの１又は複数種類の配列とパターンデータ発生手
段から与えられた通りのパターンデータの配列のうち１
つの配列を被試験ＩＣに印加すべき試験データとして選
択する。

例えば、配列変換手段が４つの記憶領域から成る２種類
のデータ配列を記憶することができるバンクメモリであ
るとすると、パターンデータ発生手段から与えられるパ
ターンデータは所定の配列順序で各バンク１〜バンク４
に記憶される。該バンクメモリにおけるデータ配列の一
例を示すと第５図のようである。次に、選択手段によっ
て被試験ＩＣに印加すべき試験データとして゛データＤ
４をバンク１及びバンク２から読み出し、または。

データＤ５をバンク３及びバンク４から夫々読み出して
出力する。

このように、被試験ＩＣに対する複数種類のデータ配列
を予め設定しておくことによって、試験の途中であって
も作業を中断することなく複数種類の試験データが使用
できる。従って、被試験ＩＣに対し複数種類のデータ配
列の試験データを印加し符号誤りチエツク等を行う場合
であっても。

試験作業を中断することなく複数種類のデータ配列順序
の試験データを使用することができるようになり、ＩＣ
試験作業の効率向上が期待できる。

［実施例］ 以下、添付図面を参照して本発明に係るＩＣ試験装置の
実施例を詳細に説明する。

第１図は本発明に係るＩＣ試験装置の一実施例を示すブ
ロック図であり、本発明に直接関係する部分のみを示す
。テスタ１０は制御部２１．パターンデータ発生回路１
１．バンクメモリ１２及び検出回路１９などから成るも
のであり、装置全体の運営・管理などを行うのである。

制御部２１は、各部に対し制御信号ラインＳＳを介し制
御信号を送出し種々の制御を行うと共に装置全体の制御
や各種データ処理などを行うものである。

パターンデータ発生回路１１は、制御部２１からの制御
に基づき試験用パターンデータを所定の配列で順次発生
するものである。ここで発生したパターンデータは、バ
ンクメモリ１２とセレクタ１６．１７に与えられる。

バンクメモリ１２は複数ｎの記憶領域から成るものであ
り、ここでは４つの記憶領域から成っている。該バンク
メモリ１２は制御部２１からの制御に基づき、入力され
る試験用パターンデータを任意の１又は複数種類のデー
タ配列で記憶するものである。例えば、第２図に示した
４ウェイインタリーブ若しくは第４図に示した複数種類
の２ウ工イインタリーブ形式のデータを記憶することが
可能である。第４図のように２組の２ウ工イインタリー
ブ方式バンクメモリとして機能させた場合。

該バンクメモリ１２に記憶されるデータ配列の一例を示
すと、第５図のようである。バンク１，２に記憶された
データとバンク３，４に記憶されたデータは、互いに異
なったデータ配列Ｄ４．Ｄ５として夫々読み出される。

なお、該バンクメモリ１２としては、例えば、随時読書
き可能なＲＡ　Ｍを用いるとよい。

セレクタ１３は、制御部２１からの制御に基づき、バン
クメモリ１２から読み出されるデータ配列を選択するも
のであり、ここで選択されたデータはセレクタ１６．１
７に与えられる。セレクタ１４．１５はｎ　／　２ウエ
イインタリーブデータを選択するものであり、各セレク
タ１４．１５の夫々の出力データは、セレクタ１６．１
７に与えられる。従って、インタリーブデータの種類ｎ
　／　２ウエイ数に応じたセレクタ１〜セレクタｎ　／
　２が設けられる。例えば、第４図では４／２組のセレ
クタ１４．１５が設けられている。−バンクメモリ１２
における各バンク１〜バンク４に記憶されているデータ
配列の一例を示すと第５図のようである。このように、
複数のデータ配列は、例えば、セレクタ１４によってデ
ータＤ４が選択されてセレクタ１６．１７に与えられ、
セレクタ１５によってデータＤ５が選択されセレクタ１
６．１７に与えられる。

セレクタ１６は制御部２１からの制御に基づき、パター
ンデータＤ１とデータＤ３．データＤ４及びデータＤ５
の中から、被試験ＩＣ２０に印加すべきデータを選択し
試験データＤ６として出力する。

被試験ＩＣ２０の信号出力ピンから出力される信号は、
バスＳＢを介し被検出信号として検出回路１９に与えら
れる。検出回路１９は、所定の検出用基準電圧と入力さ
れる被検出信号とを比較検出し、該検出データを制御部
２１に与える。制御部２１では、該検出データがパター
ンデータ発生回路１１から出力されたパターンデータと
同じ形式のデータにデインタリーブされた後、該ＩＣ２
０に印加されたパターンデータと比較され符号誤りチエ
ツクが行われる。

セレクタ１７は、制御部２１からの制御に基づき、パタ
ーンデータ発生回路１１から入力されるパターンデータ
Ｄ１とデータＤ３、データＤ４及びデータＤ５の中から
、フェイルメモリ１８に格納すべきデータを選択する。

ここで選択されるデータは、試験内容に応じて被試験Ｉ
Ｃ２０に印加すべき試験データＤ６と同一でなくてもよ
い。

フェイルメモリ１８は、制御部２１からの制御に基づき
、被試験ＩＣ２０に印加した試験データを記憶すると共
に、符号誤りチエツクでエラーが発生した場合はエラー
個所に対応する該フェイルメモリ１８のアドレスにエラ
ーコードが書き込まれる。フェイルメモリ１８として、
例えば、随時読書き可能なＲＡＭを用いるとよい。

次に、上述した構成における各部の具体的な作用を述べ
る。例えば、バンクメモリ１２は、４ウ工イインタリー
ブ方式で動作するものとする。パターンデータ発生回路
１１から第３図に示したパターンデータＤ１がバンクメ
モリ１２とセレクタ１６．１７に与えられる。該パター
ンデータＤ王を試験データＤ６として被試験ＩＣ：２０
に印加する場合、セレクタ１６によって該パターンデー
タＤ１が選択され、該ＩＣ２０に対して出力される。

また、該パターンデータＤ１をフェイルメモリ１８に格
納する場合、セレクタ１７によって該パターンデータＤ
１が選択され、フェイルメモリ１８に対して出力される
。

一方、１種類のデータ配列を試験データＤ６として被試
験ＩＣ２０に印加する場合、パターンデータ発生回路１
１から出力されるパターンデータＤ１は第２図のように
バンクメモリ１２の各バンク１〜４に夫々記憶される。

バンクメモリ１２に記憶された夫々のデータは、第３図
のようにデータＤ３として読み出され、セレクタ１３を
介しセレクタ１６．１７に夫々与えられる。データＤ３
は、セレクタ１６によって選択され、試験データＤ６と
して被試験ＩＣ２０に対して出力される。

また、セレクタ１７によって選択されたデータＤ３は、
フェイルメモリ１８に出力される。

他方、バンクメモリ１２が第４図に示すような２種類の
データ配列を記憶するように設定された場合、パターン
データ発生回路１１から出力されるパターンデータＤ１
はバンクメモリ１２の各バンク１〜４に第５図のように
記憶される。試験データＤ６としてデータＤ４を被試験
ＩＣ２０に印加する場合、バンク１．２から読み出され
たデータＤ４はセレクタ１４を介してセレクタ１６．１
７に与えられる。セレクタ１６では該データＤ４を選択
して試験データＤ６として被試験ＩＣ２０に対して出力
する。また、セレクタ１７では、データＤ４をフェイル
データとしてフェイルメモリ１８に格納する場合、該デ
ータＤ４を選択しフェイルメモリ１８に出力する。

更に、試験データＤ６としてデータＤ５を被試験ＩＣ２
０に印加する場合、バンク３．４から読み出されたデー
タＤ５はセレクタ１４を介してセレクタ１Ｇ、１７に与
えられる。セレクタ１６では該データＤ５を選択して試
験データＤ６として被試験ＩＣ２０に対して出力する。

また、セレクタ１７では、データＤ５をフェイルデータ
としてフェイルメモリ１８に格納する場合、該データＤ
５を選択しフェイルメモリ１８に出力する。

このようにして被試験ＩＣ２０の信号入力ピンに印加さ
れた試験データＤ６は、該ＩＣ２０の信号出力ピンから
被検出データとして取り出され検出回路１９に与えられ
る。検出回路１９で検出されたデータは制御部２１に与
えられ、前述したような符号誤りチエツクが行なわれる
。もし、エラーを発見された場合には、そのエラーに対
応するフェイルメモリ１８のアドレスにエラーコードを
書き込む。そして、制御部２１では、フェイルメモリ１
８に記憶されているフェイルデータを読み出して種々の
データ処理を実行する。

なお、この実施例では４つの記憶領域から成るバンクメ
モリを一例として説明しているが、この実施例に限定さ
れるものではなく、他の適宜のバンク数から成るメモリ
であってもよい。また、バンクメモリ１２におけるバン
ク機能は、物理的なバンク機能に限らず論理的なバンク
機能を有するメモリであってもよい。また、この実施例
ではパターンデータ配列順序の変換手段としてメモリを
用いているが、所望のデータ配列順序の変換が可能な機
能構成を有するものであるならメモリに限らず他の適宜
の回路装置であってもよい。

［発明の効果］ 以上の通り本発明に係わるＩＣ試験装置よれば、複数種
類のデータ配列順序を変換することが可能になると共に
、所望のデータ配列の試験データを被試験ＩＣに選択的
に順次印加することができるようになるため、ＩＣ試験
中に複数種類の試験データが必要である場合であっても
該試験作業を一旦中断して別の試験データを設定し直す
必要がなく、所望の試験データを被試験ＩＣに順次印加
することができる。従って、ＩＣ試験作業の効率向上が
実現できる、という優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係わるＩＣ試験装置の一実施例を示す
ブロック図、第２図は４記憶領域から成る１種類のデー
タ配列変換機能を有するメモリにおけるデータ配列の一
例を示す図、第３図は第２図におけるデータ配列の一例
を説明する図、第４図は４記憶領域から成る２種類のデ
ータ配列変換機能を有するメモリにおけるデータ配列の
一例を示す図、第５図は第４図におけるデータ配列の一
例を説明する図、である。 １０・・・テスタ、１１・・・パターンデータ発生部、
１２・・・バンクメモリ、１３〜１７・・・セレクタ、
１８・・・フェイルデータメモリ、１９・・・検出回路
、２０・・・被試験ＩＣ，２１・・・制御部。

Claims (1)

1. 【特許請求の範囲】 複数ビットから成る複数種類の試験用パターンデータを
   所定の配列で順次発生するパターンデータ発生手段と、 前記パターンデータ発生手段から与えられるパターンデ
   ータの配列順序を変換し、１又は複数種類の異なる配列
   のパターンデータを夫々提供する配列変換手段と、 前記配列変換手段により提供された前記パターンデータ
   の１又は複数種類の配列と前記パターンデータ発生手段
   から与えられた通りの前記パターンデータの配列のうち
   １つの配列を被試験ＩＣに印加すべき試験データとして
   選択する選択手段とを具えたＩＣ試験装置。