JPH0276194A - ダイナミック型メモリ - Google Patents
ダイナミック型メモリInfo
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- JPH0276194A JPH0276194A JP63228059A JP22805988A JPH0276194A JP H0276194 A JPH0276194 A JP H0276194A JP 63228059 A JP63228059 A JP 63228059A JP 22805988 A JP22805988 A JP 22805988A JP H0276194 A JPH0276194 A JP H0276194A
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- sense amplifier
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の目的］
（産業上の利用分野）
本発明は半導体メモリに係り、特にシエアードセンスア
ンプを採用したダイナミック型メモリに関する。
ンプを採用したダイナミック型メモリに関する。
（従来の技術）
一般に、ダイナミック型メモリでは、第６図に示すよう
に、２本１組のデイジット線対に対して１個のセンスア
ンプＳＡが割当てられ、デイジット線対とセンスアンプ
ＳＡとは１対１に対応している。上記１組のデイジット
線対とは、互いに相補的なビット線（ＢＬとＢＬ）であ
り、このビット線ＢＬあるいはＢＬのどちらか一方に接
続されているメモリセルのデータをビット線に読出した
後、ビット線対間の電位差をセンスアンプで増幅する。
に、２本１組のデイジット線対に対して１個のセンスア
ンプＳＡが割当てられ、デイジット線対とセンスアンプ
ＳＡとは１対１に対応している。上記１組のデイジット
線対とは、互いに相補的なビット線（ＢＬとＢＬ）であ
り、このビット線ＢＬあるいはＢＬのどちらか一方に接
続されているメモリセルのデータをビット線に読出した
後、ビット線対間の電位差をセンスアンプで増幅する。
ところで、ダイナミック型メモリの高集積化が進むにつ
れ、メモリセル容量Ｃ８が小さくなるのに反してビット
線容量Ｃｂは小さくならず、ビット線容量ｃｂとメモリ
セル容量Ｃｓとの比Ｃｂ／Ｃｓは大きくなる。即ち、メ
モリセルデータをビット線に読出したときのビット線対
間の電位差は小さくなる一方であり、センスアンプの感
度マージンは厳しくなる一方である。
れ、メモリセル容量Ｃ８が小さくなるのに反してビット
線容量Ｃｂは小さくならず、ビット線容量ｃｂとメモリ
セル容量Ｃｓとの比Ｃｂ／Ｃｓは大きくなる。即ち、メ
モリセルデータをビット線に読出したときのビット線対
間の電位差は小さくなる一方であり、センスアンプの感
度マージンは厳しくなる一方である。
この問題を回避するためには、上記Ｃｂ ／ Ｃｓを小
さくすることが必要である。これには、（１）−ビット
線長さを短くしてビット線容量ｃｂを小さくする、（２
）メモリセル面積を大きくしてメモリセル容量Ｃｓを大
きくする、ことが考えられる。
さくすることが必要である。これには、（１）−ビット
線長さを短くしてビット線容量ｃｂを小さくする、（２
）メモリセル面積を大きくしてメモリセル容量Ｃｓを大
きくする、ことが考えられる。
しかし、前者は、ビット線長さを短く区切ることによっ
てセンスアンプの数が多くなるという問題があり、後者
は、メモリチップ面積の増大を招き、メモリの高集積化
の達成が困難になるという問題がある。
てセンスアンプの数が多くなるという問題があり、後者
は、メモリチップ面積の増大を招き、メモリの高集積化
の達成が困難になるという問題がある。
このような問題を解決するために、１つのセンスアンプ
を複数のビット線対で共有する、いわゆるシェアードセ
ンスアンプ方式が、ｌ５ＳＣＣ’７９ｔｅｃｈｎｔｃａ
＋ ｄｌｇｅｓｔ ｐｐ１４Ｂ−１４７，１９７９１１
ｂｏｋ ｅｔａｔ、や特公昭６２−５５２３４号公報な
どに示されている。即ち、１４７図に示すように、１つ
のセンスアンプＳＡを２組のビット線対（ＢＬｌ、ＢＬ
ｌ）、（ＢＬ２ 、ＢＬ２ ）で共有し、ビット線選択
クロック（φｌ、φ２）で１組のビット線対を選択して
センスアンプと接続させる。
を複数のビット線対で共有する、いわゆるシェアードセ
ンスアンプ方式が、ｌ５ＳＣＣ’７９ｔｅｃｈｎｔｃａ
＋ ｄｌｇｅｓｔ ｐｐ１４Ｂ−１４７，１９７９１１
ｂｏｋ ｅｔａｔ、や特公昭６２−５５２３４号公報な
どに示されている。即ち、１４７図に示すように、１つ
のセンスアンプＳＡを２組のビット線対（ＢＬｌ、ＢＬ
ｌ）、（ＢＬ２ 、ＢＬ２ ）で共有し、ビット線選択
クロック（φｌ、φ２）で１組のビット線対を選択して
センスアンプと接続させる。
このようなシエアードセンスアンプ方式は、センスアン
プを多重利用するので、センスアンプの数とビット線長
さが短く抑えられ、その結果、ビット線容量ｃｂが小さ
くなり、Ｃｂ／Ｃｓを小さく抑えることが可能になり、
低消費電力化、アクセスの高速化等が可能になる。
プを多重利用するので、センスアンプの数とビット線長
さが短く抑えられ、その結果、ビット線容量ｃｂが小さ
くなり、Ｃｂ／Ｃｓを小さく抑えることが可能になり、
低消費電力化、アクセスの高速化等が可能になる。
一方、アクセスの高速化および低消費電力化の要請から
、ビット線対をＶｃｃ電源電圧の１／２にプリチャージ
するＶｃｃ／２プリチャージ方式が主流となり、このＶ
ｅｃ／２付近の電位を高感度でセンスしてビット線のデ
ータを高速にラブチするために、０ＭＯ８構成のセンス
アンプ（Ｐチャネルトランジスタで構成されたＰチャネ
ルセンスアンプとＮチャネルトランジスタで構成された
Ｎチャネルセンスアンプとからなる）を用いることが多
い。
、ビット線対をＶｃｃ電源電圧の１／２にプリチャージ
するＶｃｃ／２プリチャージ方式が主流となり、このＶ
ｅｃ／２付近の電位を高感度でセンスしてビット線のデ
ータを高速にラブチするために、０ＭＯ８構成のセンス
アンプ（Ｐチャネルトランジスタで構成されたＰチャネ
ルセンスアンプとＮチャネルトランジスタで構成された
Ｎチャネルセンスアンプとからなる）を用いることが多
い。
しかし、上記ＣＭＯＳセンスアンプに前記シエアードセ
ンスアンプ方式を採用することを考えた場合、次に述べ
るような問題がある。即ち、このＣＭＯＳセンスアンプ
１こ前＝己シエアードセンスアンプ方式を採用するとき
には、例えば第８図に示すように、ビット線選択クロッ
ク（φ１１φ２）をブートストラップしない限り、書込
み時に“Ｈ。
ンスアンプ方式を採用することを考えた場合、次に述べ
るような問題がある。即ち、このＣＭＯＳセンスアンプ
１こ前＝己シエアードセンスアンプ方式を採用するとき
には、例えば第８図に示すように、ビット線選択クロッ
ク（φ１１φ２）をブートストラップしない限り、書込
み時に“Ｈ。
レベルをＶｃｃ電位まで持ち上げるには、Ｐチャネルセ
ンスアンプはビット線選択クロックφ１あるいはφ２で
ゲーティングされるＮチャネルのスイッチングトランジ
スタ対ＴｎｌあるいはＴｎ２を介してメモリセル側に配
置されなければならない。
ンスアンプはビット線選択クロックφ１あるいはφ２で
ゲーティングされるＮチャネルのスイッチングトランジ
スタ対ＴｎｌあるいはＴｎ２を介してメモリセル側に配
置されなければならない。
従って、２組のビット線対（ＢＬｌ、ＢＬ、）、（ＢＬ
２ 、ＢＬ２）に対応して２個のＰチャネルセンスアン
プＳＰ、およびＳＦ３を設け、１個のＮチャネルセンス
アンプＳＮを共有させる必要がある。これでは、シエア
ードセンスアンプ方式を用いない場合には、２組のビッ
ト線対に対応して２個のＰチャネルセンスアンプおよび
２個のＮチャネルセンスアンプを設ける必要があるのに
比べて、エリアパフォーマンスは殆んど改善されないの
で、チップ面積を殆んど縮小することができない。
２ 、ＢＬ２）に対応して２個のＰチャネルセンスアン
プＳＰ、およびＳＦ３を設け、１個のＮチャネルセンス
アンプＳＮを共有させる必要がある。これでは、シエア
ードセンスアンプ方式を用いない場合には、２組のビッ
ト線対に対応して２個のＰチャネルセンスアンプおよび
２個のＮチャネルセンスアンプを設ける必要があるのに
比べて、エリアパフォーマンスは殆んど改善されないの
で、チップ面積を殆んど縮小することができない。
また、スイッチングトランジスタ対Ｔｎ１、Ｔ ｎ ２
に代えてＰチャネルトランジスタを用いた場合でも、上
記説明における極性を全て反転させれば、全く同様のこ
とがいえる。
に代えてＰチャネルトランジスタを用いた場合でも、上
記説明における極性を全て反転させれば、全く同様のこ
とがいえる。
（発明が解決しようとする課題）
本発明は、上記したようにＶｃｃ／２プリチャージ方式
に対応して低消費電力化およびアクセスの高速化が可能
なＣＭＯＳセンスアンプを用いる場合に、高感度なビッ
ト線のセンスを可能にするシェアードセンスアンプ方式
を採用しても、シエアードセンスアンプ方式を用いない
場合に比べてチップ面積を殆んど縮小することができな
いという問題点を解決すべくなされたもので、ＣＭＯＳ
センスアンプによる低消費電力化およびアクセスの高速
化が可能であり、シエアードセンスアンプ方式による高
感度のセンスが可能であり、しかも、チップ面積の縮小
化が可能になるダイナミック型メモリを提供することを
目的とする。
に対応して低消費電力化およびアクセスの高速化が可能
なＣＭＯＳセンスアンプを用いる場合に、高感度なビッ
ト線のセンスを可能にするシェアードセンスアンプ方式
を採用しても、シエアードセンスアンプ方式を用いない
場合に比べてチップ面積を殆んど縮小することができな
いという問題点を解決すべくなされたもので、ＣＭＯＳ
センスアンプによる低消費電力化およびアクセスの高速
化が可能であり、シエアードセンスアンプ方式による高
感度のセンスが可能であり、しかも、チップ面積の縮小
化が可能になるダイナミック型メモリを提供することを
目的とする。
［発明の構成］
（護国を解決するための手段）
本発明のダイナミック型メモリは、クロスカップル型の
Ｐチャネルセンスアン、プとクロスカップル型のＮチャ
ネルセンスアンプとが、カラム方向に分割された１メモ
リセルブロック毎に交互に繰返すように設けられ、上記
各センスアンプのセンスノード対は所望数の組のスイッ
チングトランジスタ対を介して当該センスアンプの一方
側のメモリセルブロックにおける所望数の組のビット線
対の一端に対応して接続されると共に、上記と同じ所望
数の組のスイッチングトランジスタ対を介して当該セン
スアンプの他方側のメモリセルブロックにおける所望数
の組のビット線対の一端に対応して接続され、上記所望
数の組のビット線対のうち、読出しサイクル、あるいは
書込みサイクル、あるいはリフレッシュサイクルでアク
セスされる１組を選択して上記センスアンプに接続する
ように、上記所望数の組のスイッチング用トランジスタ
対のうちの１組がビット線選択クロックにより選択的に
駆動され、上記ビット線選択クロックにより選択的に駆
動される１組のスイッチング用トランジスタ対に接続さ
れているセンスアンプのみを選択的に活性化する手段が
設けられていることを特徴とする特 （作用） ＣＭＯＳセンスアンプを用いているので低消費電力化お
よびアクセスの高速化が可能であり、シェアードセンス
アンプ方式を用いているので高感度のセンスが可能であ
る。しかも、複数組のビット線対が１個のセンスアンプ
を共有しているので、シェアードセンスアンプ方式を用
いない場合に比べてチップ面積を縮小することが可能に
なり、また、ＮチャネルセンスアンプとＰチャネルセン
スアンプとがメモリセルブロック間に交互に繰返すよう
に設けられているので、従来のシェアードセンスアンプ
方式でＣＭＯＳセンスアンプを用いる場合には２組のビ
ット線対に対応して２個のＰチャネルセンスアンプと１
個のＮチャネルセンスアンプを必要とするのに比べてチ
ップ面積を大幅に縮小することが可能になる。
Ｐチャネルセンスアン、プとクロスカップル型のＮチャ
ネルセンスアンプとが、カラム方向に分割された１メモ
リセルブロック毎に交互に繰返すように設けられ、上記
各センスアンプのセンスノード対は所望数の組のスイッ
チングトランジスタ対を介して当該センスアンプの一方
側のメモリセルブロックにおける所望数の組のビット線
対の一端に対応して接続されると共に、上記と同じ所望
数の組のスイッチングトランジスタ対を介して当該セン
スアンプの他方側のメモリセルブロックにおける所望数
の組のビット線対の一端に対応して接続され、上記所望
数の組のビット線対のうち、読出しサイクル、あるいは
書込みサイクル、あるいはリフレッシュサイクルでアク
セスされる１組を選択して上記センスアンプに接続する
ように、上記所望数の組のスイッチング用トランジスタ
対のうちの１組がビット線選択クロックにより選択的に
駆動され、上記ビット線選択クロックにより選択的に駆
動される１組のスイッチング用トランジスタ対に接続さ
れているセンスアンプのみを選択的に活性化する手段が
設けられていることを特徴とする特 （作用） ＣＭＯＳセンスアンプを用いているので低消費電力化お
よびアクセスの高速化が可能であり、シェアードセンス
アンプ方式を用いているので高感度のセンスが可能であ
る。しかも、複数組のビット線対が１個のセンスアンプ
を共有しているので、シェアードセンスアンプ方式を用
いない場合に比べてチップ面積を縮小することが可能に
なり、また、ＮチャネルセンスアンプとＰチャネルセン
スアンプとがメモリセルブロック間に交互に繰返すよう
に設けられているので、従来のシェアードセンスアンプ
方式でＣＭＯＳセンスアンプを用いる場合には２組のビ
ット線対に対応して２個のＰチャネルセンスアンプと１
個のＮチャネルセンスアンプを必要とするのに比べてチ
ップ面積を大幅に縮小することが可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明のダイナミック型メモリの一部を示して
おり、ＭＣｏ、ＭＣＩ 、・・・はメモリセルアレイの
カラム方向に複数個に分割されたメモリセルブロック％
ＳＰ１％ＳＰ２、・・・はＰチャネルトランジスタで構
成されたＰチャネルセンスアンプ、ＳＮ１ 、ＳＮ２
、・・・はＮチャネルトランジスタで構成されたＮチャ
ネルセンスアンプである。
おり、ＭＣｏ、ＭＣＩ 、・・・はメモリセルアレイの
カラム方向に複数個に分割されたメモリセルブロック％
ＳＰ１％ＳＰ２、・・・はＰチャネルトランジスタで構
成されたＰチャネルセンスアンプ、ＳＮ１ 、ＳＮ２
、・・・はＮチャネルトランジスタで構成されたＮチャ
ネルセンスアンプである。
ＰチャネルセンスアンプＳ Ｐ １ 、Ｓ Ｐ ２ 、
・・・は、第２図（ａ）に示すように、２個のＰチャネ
ルＭＯ８トランジスタＴＰＩおよびＴＰ２のゲート・ド
レインがクロス接続され、それぞれのドレインが対応し
て第１のセンスノードＡおよび第２のセンスノードＡに
接続され、それぞれのソースは共通に接続されており、
クロスカップル型のセンスアンプである。
・・・は、第２図（ａ）に示すように、２個のＰチャネ
ルＭＯ８トランジスタＴＰＩおよびＴＰ２のゲート・ド
レインがクロス接続され、それぞれのドレインが対応し
て第１のセンスノードＡおよび第２のセンスノードＡに
接続され、それぞれのソースは共通に接続されており、
クロスカップル型のセンスアンプである。
ＮチャネルセンスアンプＳ Ｎ １ 、Ｓ Ｎ ２ 、
・・・は、第２図（ｂ）に示すように、２個のＮチャネ
ルＭＯ８トランジスタＴ、Ｎ１およびＴ Ｎ’ ２のゲ
ート・ドレインがクロス接続され、２個のＰチャネルＭ
Ｏ８トランジスタＴＰＩおよびＴＰ２のゲート・ドレイ
ンがクロス接続され、それぞれのドレインが対応して第
１のセンスノードＢおよび第２のセンスノードＢに接続
され、それぞれのソースは共通に接続されており、クロ
スカップル型のセンスアンプである。
・・・は、第２図（ｂ）に示すように、２個のＮチャネ
ルＭＯ８トランジスタＴ、Ｎ１およびＴ Ｎ’ ２のゲ
ート・ドレインがクロス接続され、２個のＰチャネルＭ
Ｏ８トランジスタＴＰＩおよびＴＰ２のゲート・ドレイ
ンがクロス接続され、それぞれのドレインが対応して第
１のセンスノードＢおよび第２のセンスノードＢに接続
され、それぞれのソースは共通に接続されており、クロ
スカップル型のセンスアンプである。
ＮチャネルセンスアンプＳ Ｎ １ 、Ｓ Ｎ ２ 、
・・・のセンスノード対（第１のセンスノードＢおよび
第２のセンスノード百）は、それぞれＮチャネルのスイ
ッチング用トランジスタ対を介してビット線対（相補的
な２本のビット線）に接続されている。
・・・のセンスノード対（第１のセンスノードＢおよび
第２のセンスノード百）は、それぞれＮチャネルのスイ
ッチング用トランジスタ対を介してビット線対（相補的
な２本のビット線）に接続されている。
この場合、１個のセンスアンプのセンスノード対にそれ
ぞれ２組のスイッチング用トランジスタ対を介して２組
のビット線対が接続されており、この２組のビット線対
は上記１個のセンスアンプの両側方向（互いに反対方向
）に延びるように形成されている。
ぞれ２組のスイッチング用トランジスタ対を介して２組
のビット線対が接続されており、この２組のビット線対
は上記１個のセンスアンプの両側方向（互いに反対方向
）に延びるように形成されている。
即ち、センスアンプＳＮ１の第１のセンスノードＢには
、ビット線ＢＬ、およびＢＬｌの各一端が対応してスイ
ッチング用トランジスタＴｎｇおよびＴｎｌを介して接
続され、その第２のセンスノードＢには、上記ビット線
とは相補的なビット線ＢＬｏおよびＢＬｌの各一端が対
応してスイッチング用トランジスタＴｎｇ ’およびＴ
ｎｌ ’を介して接続されている。そして、２組のビッ
ト線対（ＢＬｏ 、ＢＬｏ ）、（ＢＬＩ 、ＢＬｔ
）のうち、読出しサイクル、あるいは書込みサイクル、
あるいはリフレッシュサイクルでアクセスされるメモリ
セルブロックにおける１組を選択してセンスアンプＳＮ
ｌに接続するように、上記２組のスイッチング用トラン
ジスタ対のうちのＩＭのトランジスタ対（Ｔｎ□ ｓ
Ｔｎｏ’ ）また・は（Ｔｎｌ。
、ビット線ＢＬ、およびＢＬｌの各一端が対応してスイ
ッチング用トランジスタＴｎｇおよびＴｎｌを介して接
続され、その第２のセンスノードＢには、上記ビット線
とは相補的なビット線ＢＬｏおよびＢＬｌの各一端が対
応してスイッチング用トランジスタＴｎｇ ’およびＴ
ｎｌ ’を介して接続されている。そして、２組のビッ
ト線対（ＢＬｏ 、ＢＬｏ ）、（ＢＬＩ 、ＢＬｔ
）のうち、読出しサイクル、あるいは書込みサイクル、
あるいはリフレッシュサイクルでアクセスされるメモリ
セルブロックにおける１組を選択してセンスアンプＳＮ
ｌに接続するように、上記２組のスイッチング用トラン
ジスタ対のうちのＩＭのトランジスタ対（Ｔｎ□ ｓ
Ｔｎｏ’ ）また・は（Ｔｎｌ。
Ｔｎｌ ’ ）がビット線選択クロックにより選択的に
駆動されるようになっている。
駆動されるようになっている。
センスアンプＳＮ２も、センスアンプＳＮ。
に準じて、選択的に駆動される２組のスイッチング用ト
ランジスタ対（Ｔａ２ 、Ｔａ２ ’ ）、（Ｔａ２
、Ｔａ２ ’ ）を介して２組のビット線対（ＢＬ２、
ＢＬ２）、（ＢＬ３、ＢＬ’３）に接続されている。１
組のビット線対（ＢＬＩ 、ＢＬｌ）の各他端は、１組
のＰチャネルのスイッチング用トランジスタ対（Ｔｐｌ
、Ｔｐ１′）を介してＰチャネルセンスアンプＳＰＡの
センスノード対（Ａ、Ａ）に接続されており、このセン
スノード対には、もう１組のＰチャネルのスイッチング
用トランジスタ対（Ｔｐ２、Ｔｐ２′）を介してもう１
組のビット線対（ＢＬ２ 、ＢＬ２ ）の各他端が接続
されている。
ランジスタ対（Ｔａ２ 、Ｔａ２ ’ ）、（Ｔａ２
、Ｔａ２ ’ ）を介して２組のビット線対（ＢＬ２、
ＢＬ２）、（ＢＬ３、ＢＬ’３）に接続されている。１
組のビット線対（ＢＬＩ 、ＢＬｌ）の各他端は、１組
のＰチャネルのスイッチング用トランジスタ対（Ｔｐｌ
、Ｔｐ１′）を介してＰチャネルセンスアンプＳＰＡの
センスノード対（Ａ、Ａ）に接続されており、このセン
スノード対には、もう１組のＰチャネルのスイッチング
用トランジスタ対（Ｔｐ２、Ｔｐ２′）を介してもう１
組のビット線対（ＢＬ２ 、ＢＬ２ ）の各他端が接続
されている。
センスアンプＳＰ２も、センスアンプＳＰｌに準じて、
選択的に駆動される２組のスイッチング用トランジスタ
対（Ｔｐ３ 、Ｔｐ３ ’ ）、（Ｔｐ４ 、Ｔｐ４’
）を介して２組のビット線対（ＢＬ３ 、ＢＬ３ ）
、（ＢＬ４、ＢＬ４ ）に接続されている。上記したよ
うな要領で、ＮチャネルセンスアンプとＰチャネルセン
スアンプとが１メモリセルブロック毎に交互に繰返すよ
うに設けられている。
選択的に駆動される２組のスイッチング用トランジスタ
対（Ｔｐ３ 、Ｔｐ３ ’ ）、（Ｔｐ４ 、Ｔｐ４’
）を介して２組のビット線対（ＢＬ３ 、ＢＬ３ ）
、（ＢＬ４、ＢＬ４ ）に接続されている。上記したよ
うな要領で、ＮチャネルセンスアンプとＰチャネルセン
スアンプとが１メモリセルブロック毎に交互に繰返すよ
うに設けられている。
ここで、スイッチング用トランジスタ対（Ｔｎ□ ｓ
Ｔｎｇ ’ ）、（Ｔ ｎ １ 、Ｔ ｎ １ ’ ）
、（Ｔｐｔ ｓ Ｔｐｌ ’ ）、（ＴＩ）２ 、Ｔｐ
２ ’ ）、（Ｔｎ２ 、Ｔｎ２ ’ ）、（Ｔｎ３
、Ｔ’ｎ３ ’ ）、ＣＴｐｑ 、Ｔｐ３ ’ ）、（
Ｔｐ４、Ｔｐ４′）、・・・は、各対応して接続されて
いるビット線が選択されると、そのビット線選択に係る
アドレスを受けて活性化されるビット線選択クロックφ
ｏ１φ１、φ１１φ２、φ２、φ３、φ３、φ４、・・
・により選択的に駆動される。
Ｔｎｇ ’ ）、（Ｔ ｎ １ 、Ｔ ｎ １ ’ ）
、（Ｔｐｔ ｓ Ｔｐｌ ’ ）、（ＴＩ）２ 、Ｔｐ
２ ’ ）、（Ｔｎ２ 、Ｔｎ２ ’ ）、（Ｔｎ３
、Ｔ’ｎ３ ’ ）、ＣＴｐｑ 、Ｔｐ３ ’ ）、（
Ｔｐ４、Ｔｐ４′）、・・・は、各対応して接続されて
いるビット線が選択されると、そのビット線選択に係る
アドレスを受けて活性化されるビット線選択クロックφ
ｏ１φ１、φ１１φ２、φ２、φ３、φ３、φ４、・・
・により選択的に駆動される。
また、ＰチャネルセンスアンプＳ Ｐ １ 、Ｓ Ｐ２
、・・・の２個のＰチャネルトランジスタＴＰＩおよび
ＴＰ２のソース共通接続点とＶｃｅ電圧ノードとの間に
直列に活性化制御用の２個のＰチャネルトランジスタＴ
ＰＥＩおよびＴＰＥ２が並列接続されており、この２個
のＰチャネルトランジスタＴＰＥＩおよびＴＰＥ２は、
上記Ｐチャネルセンスアンプに対応する２組のスイッチ
ング用トランジスタ対を対応して選択駆動するための前
記ビット線選択クロックがそれぞれ遅延回路ＤＰＩおよ
びＤＰ２によりそれぞれ所定の遅延時間τｐだけ遅延さ
れたクロックにより駆動される。
、・・・の２個のＰチャネルトランジスタＴＰＩおよび
ＴＰ２のソース共通接続点とＶｃｅ電圧ノードとの間に
直列に活性化制御用の２個のＰチャネルトランジスタＴ
ＰＥＩおよびＴＰＥ２が並列接続されており、この２個
のＰチャネルトランジスタＴＰＥＩおよびＴＰＥ２は、
上記Ｐチャネルセンスアンプに対応する２組のスイッチ
ング用トランジスタ対を対応して選択駆動するための前
記ビット線選択クロックがそれぞれ遅延回路ＤＰＩおよ
びＤＰ２によりそれぞれ所定の遅延時間τｐだけ遅延さ
れたクロックにより駆動される。
また、ＮチャネルセンスアンプＳ Ｎ １ ｓ Ｓ Ｎ
２、・・・の２個のＮチャネルトランジスタＴＮＩお
よびＴＮ２のソース共通接続点とＶｓｓ電圧ノードとの
間に直列に活性化制御用の２個のＮチャネルトランジス
タＴＮＥＩおよびＴＮＥ２が並列接続されており、この
２個のＮチャネルトランジスタＴＮＥＩおよびＴＮＥ２
は、上記Ｎチャネルセンスアンプに対応する２組のスイ
ッチング用トランジスタ対を対応して選択駆動するため
の前記ビット線選択クロックがそれぞれ遅延回路ＤＮＩ
およびＤＮ２によりそれぞれ所定の遅延時間τｎだけ遅
延されたクロックにより駆動される。
２、・・・の２個のＮチャネルトランジスタＴＮＩお
よびＴＮ２のソース共通接続点とＶｓｓ電圧ノードとの
間に直列に活性化制御用の２個のＮチャネルトランジス
タＴＮＥＩおよびＴＮＥ２が並列接続されており、この
２個のＮチャネルトランジスタＴＮＥＩおよびＴＮＥ２
は、上記Ｎチャネルセンスアンプに対応する２組のスイ
ッチング用トランジスタ対を対応して選択駆動するため
の前記ビット線選択クロックがそれぞれ遅延回路ＤＮＩ
およびＤＮ２によりそれぞれ所定の遅延時間τｎだけ遅
延されたクロックにより駆動される。
従って、各センスアンプは、各対応して接続されている
２組のスイッチング用トランジスタ対のうちどちらか一
方が選択されるときに、これより所定の遅延時間後に活
性化される。
２組のスイッチング用トランジスタ対のうちどちらか一
方が選択されるときに、これより所定の遅延時間後に活
性化される。
次に、上記ダイナミック型メモリの動作について第３図
に示す波形を参照して説明する。いま、行アドレスが入
力してデコードされ、カラム方向に分割されたあるメモ
リセルブロック（例えばＭ Ｃ２）内のあるワード線Ｗ
Ｌ２が活性化される。
に示す波形を参照して説明する。いま、行アドレスが入
力してデコードされ、カラム方向に分割されたあるメモ
リセルブロック（例えばＭ Ｃ２）内のあるワード線Ｗ
Ｌ２が活性化される。
一方、上記行アドレス入力を受けて上記ワード線とほぼ
同時にビット線選択クロックφ２、φ２が活性化され、
ビット線対（ＢＬ２ 、ＢＬ２ ）がセンスアンプＳＮ
２およびセンスアンプＳＰ１に接続される。
同時にビット線選択クロックφ２、φ２が活性化され、
ビット線対（ＢＬ２ 、ＢＬ２ ）がセンスアンプＳＮ
２およびセンスアンプＳＰ１に接続される。
メモリセルデータが上記ビット線対（ＢＬ２、ＢＬ２）
に読出され、このビット線対（ＢＬ２、ＢＬ２）間のレ
ベル差がセンスアンプＳＮ２あるいはＳＰｌの感度以上
になるのを待ってクロックφ２ｄ１φ２ｄにより対応し
て上記センスアンプＳＮ２．３ｐ１を選択活性化する。
に読出され、このビット線対（ＢＬ２、ＢＬ２）間のレ
ベル差がセンスアンプＳＮ２あるいはＳＰｌの感度以上
になるのを待ってクロックφ２ｄ１φ２ｄにより対応し
て上記センスアンプＳＮ２．３ｐ１を選択活性化する。
このとき使用されるクロックφ２ｄ％φ２ｄは、ビット
線選択クロックφ２、φ２から遅延時間τｎ１τｐだけ
遅延されたクロックであり、この遅延時間τｎ２τｐは
ビット線対（ＢＬ２ 、ＢＬ２ ）間のレベル差がセン
スアンプの感度以−Ｌになる時間である。
線選択クロックφ２、φ２から遅延時間τｎ１τｐだけ
遅延されたクロックであり、この遅延時間τｎ２τｐは
ビット線対（ＢＬ２ 、ＢＬ２ ）間のレベル差がセン
スアンプの感度以−Ｌになる時間である。
上記実施例のダイナミック型メモリによれば、ＣＭＯＳ
センスアンプを用いているので低消費電力化およびアク
セスの高速化が可能であり、シエアードセンスアンプ方
式を用いているので高感度のセンスが可能である。しか
も、２組のビット線対が１個のセンスアンプを共有して
いるので、シェアードセンスアンプ方式を用いない場合
に比べてセンスアンプを１／２以下に減らすことが可能
になり、また、Ｎチャネルセンスアンプ、とＰチャネル
センスアンプとが、カラム方向に分割されたメモリセル
ブロック間に交互に繰返して２組のビット線対が１個の
センスアンプを共有するように設けられているので、従
来のシェアードセンスアンプ方式でＣＭＯＳセンスアン
プを用いる場合には２組のビット線対に対応して２個の
Ｐチャネルセンスアンプと１個のＮチャネルセンスアン
プを必要とするのに比べてチップ面積を大幅に縮小する
ことが可能になる。
センスアンプを用いているので低消費電力化およびアク
セスの高速化が可能であり、シエアードセンスアンプ方
式を用いているので高感度のセンスが可能である。しか
も、２組のビット線対が１個のセンスアンプを共有して
いるので、シェアードセンスアンプ方式を用いない場合
に比べてセンスアンプを１／２以下に減らすことが可能
になり、また、Ｎチャネルセンスアンプ、とＰチャネル
センスアンプとが、カラム方向に分割されたメモリセル
ブロック間に交互に繰返して２組のビット線対が１個の
センスアンプを共有するように設けられているので、従
来のシェアードセンスアンプ方式でＣＭＯＳセンスアン
プを用いる場合には２組のビット線対に対応して２個の
Ｐチャネルセンスアンプと１個のＮチャネルセンスアン
プを必要とするのに比べてチップ面積を大幅に縮小する
ことが可能になる。
そして、通常のメモリでは、１カラムを多数本に分割し
ており、この分割数はメモリの大容量化が進めば進むほ
ど増える傾向にあるので、上記したようにセンスアンプ
の節約によるチップ面積の縮小効果は著しい。換言すれ
ば、この節約により生じるチップ面積をセンスアンプに
充当し、センスアンプ数を増やし、ビット線対の分割数
をさらに増やせば、ビット線対長さはさらに短くなり、
ビット線容量ｃｂを小さく抑えることができ、メモリセ
ル容量Ｃｓを大きくすることなくＣｂ／Ｃｓの値の低減
化が進み、−層の高センス感度化が実現する。
ており、この分割数はメモリの大容量化が進めば進むほ
ど増える傾向にあるので、上記したようにセンスアンプ
の節約によるチップ面積の縮小効果は著しい。換言すれ
ば、この節約により生じるチップ面積をセンスアンプに
充当し、センスアンプ数を増やし、ビット線対の分割数
をさらに増やせば、ビット線対長さはさらに短くなり、
ビット線容量ｃｂを小さく抑えることができ、メモリセ
ル容量Ｃｓを大きくすることなくＣｂ／Ｃｓの値の低減
化が進み、−層の高センス感度化が実現する。
第４図は本発明のダイナミック型メモリの他の実施例に
おける一部を示しており、第１図を参照して前述した前
記実施例に比べて、センスアンプ活性化制御用のトラン
ジスタおよび、このトランジスタを選択駆動するために
ビット線選択クロックを遅延させるための遅延回路の図
示を省略しているほか、各センスアンプＳＰ１ 、ＳＦ
３ 、・・・、Ｓ Ｎ １ ｓ Ｓ Ｎ２ 、・・・の
センスノード対にそれぞれ４組のスイッチング用トラン
ジスタ対を介して４組のビット線対が接続され、４組の
ビット線対が１個のセンスアンプを共有している点が基
本的に異なっている。この４組のビット線対のうちの２
組づづが上記１個のセンスアンプの両側方向（互いに反
対方向）に延びるように形成されてカラムを構成してお
り、ビット線選択クロックは１個のセンスアンプに対し
て４組準備されており、上記４組のビット線対のうちア
ク°セスされるどれか１組を選択して上記センスアンプ
に接続するように、上記４組のスイッチング用トランジ
スタ対のうちの１組のトランジスタ対が選択的に駆動さ
れるようになっている。
おける一部を示しており、第１図を参照して前述した前
記実施例に比べて、センスアンプ活性化制御用のトラン
ジスタおよび、このトランジスタを選択駆動するために
ビット線選択クロックを遅延させるための遅延回路の図
示を省略しているほか、各センスアンプＳＰ１ 、ＳＦ
３ 、・・・、Ｓ Ｎ １ ｓ Ｓ Ｎ２ 、・・・の
センスノード対にそれぞれ４組のスイッチング用トラン
ジスタ対を介して４組のビット線対が接続され、４組の
ビット線対が１個のセンスアンプを共有している点が基
本的に異なっている。この４組のビット線対のうちの２
組づづが上記１個のセンスアンプの両側方向（互いに反
対方向）に延びるように形成されてカラムを構成してお
り、ビット線選択クロックは１個のセンスアンプに対し
て４組準備されており、上記４組のビット線対のうちア
ク°セスされるどれか１組を選択して上記センスアンプ
に接続するように、上記４組のスイッチング用トランジ
スタ対のうちの１組のトランジスタ対が選択的に駆動さ
れるようになっている。
この場合には、前記実施例の場合よりも、１個のセンス
アンプを共有するビット線対の数が２倍になっているの
で、チップ面積を一層縮小化することができる。
アンプを共有するビット線対の数が２倍になっているの
で、チップ面積を一層縮小化することができる。
なお、第４図中において、Ｔｎｌ 、Ｔｎｌ ’、・・
・、Ｔｐｌ ｓ Ｔｐｌ ’ 、・・・はスイッチング
用トランジスタ、Ｂ Ｌ １ 、Ｂ Ｌ １ ｓ・・・
はビット線対、φ００％φ０１、・・・はビット線選択
クロックである。
・、Ｔｐｌ ｓ Ｔｐｌ ’ 、・・・はスイッチング
用トランジスタ、Ｂ Ｌ １ 、Ｂ Ｌ １ ｓ・・・
はビット線対、φ００％φ０１、・・・はビット線選択
クロックである。
第５図は第４図のダイナミック型メモリの変形例におけ
る一部を示しており、第４図のダイナミック型メモリに
おける各センスアンプＳ Ｐ １ ｓＳ Ｐ ２ 、・
・・、ＳＮ１％ＳＮ２、・・・の配置をビット線対に直
行する方向に半ピツチ（１組のビット線対の領域分）だ
けずらし、第４図のダイナミック型メモリにおける４組
のスイッチング用トランジスタ対および４組のビット線
対とは半ピッチ分ずれた別の４組のスイッチング用トラ
ンジスタ対および４組のビット線対を各センスアンプに
対応させたものである。
る一部を示しており、第４図のダイナミック型メモリに
おける各センスアンプＳ Ｐ １ ｓＳ Ｐ ２ 、・
・・、ＳＮ１％ＳＮ２、・・・の配置をビット線対に直
行する方向に半ピツチ（１組のビット線対の領域分）だ
けずらし、第４図のダイナミック型メモリにおける４組
のスイッチング用トランジスタ対および４組のビット線
対とは半ピッチ分ずれた別の４組のスイッチング用トラ
ンジスタ対および４組のビット線対を各センスアンプに
対応させたものである。
なお、さらに多数組のビット線対がそれぞれ対応してス
イッチング用トランジスタ対を介して１個のセンスアン
プを共有するように接続することも可能である。
イッチング用トランジスタ対を介して１個のセンスアン
プを共有するように接続することも可能である。
このように４組以上の多数組のビット線対が１個のセン
スアンプを共有するようにすれば、第４図のダイナミッ
ク型メモリよりもセンスアンプの節約によるチップ面積
の縮小効果は一層著しくなり、節約により生じるチップ
面積をセンスアンプのトランジスタのサイズの増大に当
てれば、メモリの高速化およびセンス感度の向上等が可
能になる。
スアンプを共有するようにすれば、第４図のダイナミッ
ク型メモリよりもセンスアンプの節約によるチップ面積
の縮小効果は一層著しくなり、節約により生じるチップ
面積をセンスアンプのトランジスタのサイズの増大に当
てれば、メモリの高速化およびセンス感度の向上等が可
能になる。
また、前記各スイッチングトランジスタ対をＮチャネル
トランジスタで構成する場合には、このうち前記Ｐチャ
ネルセンスアンプのセンスノード対に接続されているも
ののゲートに印加される前記ビット線選択クロックとし
ては、電源電圧Ｖａａを越えてＮチャネルトランジスタ
の閾値電圧以上に昇圧しておくことにより、Ｐチャネル
センスアンプの入力にＮチャネルトランジスタの閾値電
圧低下が生じることを防止できる。
トランジスタで構成する場合には、このうち前記Ｐチャ
ネルセンスアンプのセンスノード対に接続されているも
ののゲートに印加される前記ビット線選択クロックとし
ては、電源電圧Ｖａａを越えてＮチャネルトランジスタ
の閾値電圧以上に昇圧しておくことにより、Ｐチャネル
センスアンプの入力にＮチャネルトランジスタの閾値電
圧低下が生じることを防止できる。
上記とは逆に、前記各スイッチングトランジスタ対をＰ
チャネルトランジスタで構成する場合には、このうち前
記Ｎチャネルセンスアンプのセンスノード対に接続され
ているもののゲートに印加される前記ビット線選択クロ
ックとしては、接地電位Ｖｓｓを越えてＰチャネルトラ
ンジスタの閾値電圧以下に負に昇圧しておくことにより
、Ｎチャネルセンスアンプの入力にＰチャネルトランジ
スタの閾値電圧低下が生じることを防止できる。
チャネルトランジスタで構成する場合には、このうち前
記Ｎチャネルセンスアンプのセンスノード対に接続され
ているもののゲートに印加される前記ビット線選択クロ
ックとしては、接地電位Ｖｓｓを越えてＰチャネルトラ
ンジスタの閾値電圧以下に負に昇圧しておくことにより
、Ｎチャネルセンスアンプの入力にＰチャネルトランジ
スタの閾値電圧低下が生じることを防止できる。
［発明の効果］
上述したように本発明によれば、ＣＭＯＳセンスアンプ
による低消費電力化およびアクセスの高速化が可能であ
り、シエアードセンスアンプ方式による高感度のセンス
が可能であり、しかも、チップ面積の縮小化が可能にな
るダイナミック型メモリを実現することができる。
による低消費電力化およびアクセスの高速化が可能であ
り、シエアードセンスアンプ方式による高感度のセンス
が可能であり、しかも、チップ面積の縮小化が可能にな
るダイナミック型メモリを実現することができる。
第１図は本発明のダイナミック型メモリの一実施例にお
ける一部を示す回路図、第２図は第１図中のＰチャネル
センスアンプおよびＮチャネルセンスアンプの具体例を
示す回路図、第３図は第１図のメモリの動作例を示す波
形図、第４図および第５図はそれぞれ本発明のダイナミ
ック型メモリの他の実施例における一部を示す回路図、
第６図および第７図はそれぞれ従来のダイナミック型メ
モリの一部を示す回路図、第８図は従来のシェアードセ
ンスアンプ方式をＣＭＯＳダイナミック型メモリに適用
した場合の一部を示す回路図の一例である。 Ｍ Ｃｏｓ Ｍ Ｃ１ｓ・・・ ・・・・・・メモリセ
ルブロック、ＳＰｌ、ＳＦ３、・・・ ・・・・・・Ｐ
・チャネルセンスアンプ、ＳＮ１、ＳＮ２、・・・ ・
・・・・・Ｎチャネルセンスアンプ、ＢＬｏ％ＢＬｏ、
・・・ ・・・・・・ビット線対、Ｔｎｏ、ＴｎＯ’
、・・・、Ｔｐｌ、Ｔｐ１′、・・・ ・・・・・・ス
イッチングトランジスタ、φｏ１φ１、φ１１・・・
・・・・・・ビット線選択クロック、ＴＰＥＩ、ＴＰＥ
２、・・・、ＴＮＥＩｌ、Ｔ Ｎ Ｅ ２、・・・ ・
・・・・・センスアンプ活性化制御用トランジスタ、Ｄ
ＰＩ、ＤＰ２、ＤＮＩ、ＤＮ２・・・・・・遅延回路。 出願人代理人 弁理士 鈴江武彦 Ｎ３図
ける一部を示す回路図、第２図は第１図中のＰチャネル
センスアンプおよびＮチャネルセンスアンプの具体例を
示す回路図、第３図は第１図のメモリの動作例を示す波
形図、第４図および第５図はそれぞれ本発明のダイナミ
ック型メモリの他の実施例における一部を示す回路図、
第６図および第７図はそれぞれ従来のダイナミック型メ
モリの一部を示す回路図、第８図は従来のシェアードセ
ンスアンプ方式をＣＭＯＳダイナミック型メモリに適用
した場合の一部を示す回路図の一例である。 Ｍ Ｃｏｓ Ｍ Ｃ１ｓ・・・ ・・・・・・メモリセ
ルブロック、ＳＰｌ、ＳＦ３、・・・ ・・・・・・Ｐ
・チャネルセンスアンプ、ＳＮ１、ＳＮ２、・・・ ・
・・・・・Ｎチャネルセンスアンプ、ＢＬｏ％ＢＬｏ、
・・・ ・・・・・・ビット線対、Ｔｎｏ、ＴｎＯ’
、・・・、Ｔｐｌ、Ｔｐ１′、・・・ ・・・・・・ス
イッチングトランジスタ、φｏ１φ１、φ１１・・・
・・・・・・ビット線選択クロック、ＴＰＥＩ、ＴＰＥ
２、・・・、ＴＮＥＩｌ、Ｔ Ｎ Ｅ ２、・・・ ・
・・・・・センスアンプ活性化制御用トランジスタ、Ｄ
ＰＩ、ＤＰ２、ＤＮＩ、ＤＮ２・・・・・・遅延回路。 出願人代理人 弁理士 鈴江武彦 Ｎ３図
Claims (4)
- （１）カラム方向に複数個に分割されたメモリセルブロ
ックのブロック間に１メモリセルブロック毎に交互に繰
返すようにクロスカップル型のＰチャネルセンスアンプ
とクロスカップル型のＮチャネルセンスアンプとが設け
られ、 前記Ｐチャネルセンスアンプは、Ｐチャネル型の２個の
ＭＯＳトランジスタのゲート・ドレインがクロス接続さ
れ、それぞれのドレインが対応して第１のセンスノード
および第２のセンスノードになり、それぞれのソースが
共通に接続されてなり、 前記Ｎチャネルセンスアンプは、Ｎチャネル型の２個の
ＭＯＳトランジスタのゲート・ドレインがクロス接続さ
れ、それぞれのドレインが対応して第１のセンスノード
および第２のセンスノードになり、それぞれのソースが
共通に接続されてな前記各メモリセルブロックは相補的
な２本のビット線で１組をなすｎ（複数）組のビット線
対をそれぞれ有し、 前記各センスアンプの第１のセンスノードおよび第２の
センスノードからなるセンスノード対のうちの第１のセ
ンスノードは、それぞれ１個のＭＯＳ型のスイッチング
トランジスタを直列に介して各センスアンプの片側に位
置する前記ｎ組のビット線対の各一端に接続されており
、 同じく前記各センスアンプの第１のセンスノードおよび
第２のセンスノードからなるセンスノード対のうちの第
２のセンスノードは、それぞれ１個のＭＯＳ型のスイッ
チングトランジスタを直列に介して各センスアンプのも
う一方の片側に位置する前記ｎ組のビット線対の各一端
に接続されており、 読出しサイクル、あるいは書込みサイクル、あるいはリ
フレッシュサイクルで選択されたメモリセルブロックの
中の選択されたビット線対のみを選択的にその両端側に
位置するセンスアンプに接続するように前記スイッチン
グトランジスタのうちの一部のスイッチングトランジス
タの各ゲートに選択クロックが与えられ、この選択クロ
ックが与えられたスイッチングトランジスタに接続され
ているセンスアンプのみを選択的に活性化する手段が設
けられていることを特徴とするダイナミック型メモリ。 - （２）前記各スイッチングトランジスタのうち、前記Ｐ
チャネルセンスアンプのセンスノード対に接続されてい
るものはＰチャネルトランジスタで構成され、前記Ｎチ
ャネルセンスアンプのセンスノード対に接続されている
ものはＮチャネルトランジスタで構成されていることを
特徴とする請求項１記載のダイナミック型メモリ。 - （３）前記各スイッチングトランジスタがＮチャネルト
ランジスタで構成され、このうち前記Ｐチャネルセンス
アンプのセンスノード対に接続されているもののゲート
に印加される前記ビット線選択クロックは、電源電圧を
越えてＮチャネルトランジスタの閾値電圧以上に昇圧さ
れていることを特徴とする請求項１記載のダイナミック
型メモリ。 - （４）前記各スイッチングトランジスタがＰチャネルト
ランジスタで構成され、このうち前記Ｎチャネルセンス
アンプのセンスノード対に接続されているもののゲート
に印加される前記ビット線選択クロックは、接地電位を
越えてＰチャネルトランジスタの閾値電圧以下に負に昇
圧されていることを特徴とする請求項１記載のダイナミ
ック型メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228059A JPH07109702B2 (ja) | 1988-09-12 | 1988-09-12 | ダイナミック型メモリ |
| KR1019890012484A KR950010758B1 (ko) | 1988-09-12 | 1989-08-31 | 다이나믹형 메모리 |
| US07/404,421 US5016224A (en) | 1988-09-12 | 1989-09-08 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228059A JPH07109702B2 (ja) | 1988-09-12 | 1988-09-12 | ダイナミック型メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0276194A true JPH0276194A (ja) | 1990-03-15 |
| JPH07109702B2 JPH07109702B2 (ja) | 1995-11-22 |
Family
ID=16870552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63228059A Expired - Fee Related JPH07109702B2 (ja) | 1988-09-12 | 1988-09-12 | ダイナミック型メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5016224A (ja) |
| JP (1) | JPH07109702B2 (ja) |
| KR (1) | KR950010758B1 (ja) |
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