JPH0276233A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路さらにはその多層配線構造に関
し、例えばＤＲＡＭ　（ダイナミック・ランダム・アク
セス・メモリ）における平坦化微細配線構造に適用して
有効な技術に関する。

〔従来技術〕

現在一般的な多層配線の構造は下記のようなものである
。

すなわち、所要位置にコンタクトホールを形成した絶縁
膜上に堆積させたアルミニウム等の金属層をエツチング
にて所要のパターンにした第１配線層が形成されている
。上記第１配線層上に、所要の位置にスルーホールを設
けた層間絶縁膜が形成され、上記スルーホールを介し第
１配線層と接触するよう上記層間絶縁膜上に堆積された
金属層をエツチングして第２層目配線層が形成されてい
る。さらにこの上に第２層目層間絶縁膜が形成され、以
下同様の工程にて多層配線層を形成するものである。ま
た回路素子の微細化に伴い、配線層の幅が狭くなると所
謂エレクトロマイグレーションによる断線が顕著になる
ため、配線層金属をアルミニウムより融点の高いタング
ステン等の金属に置き換えてエレクトロマイグレーショ
ン耐性を高める技術も用いられる。

尚、タングステン配線について記載される文献の例とし
てはＶＬＳＩ　　ＭｕｌｔｉｌａｖｅｌＩｎｔｅｒｃｏ
ｎｎｅｃｔｉｏｎ、Ｃｏｎｆ、　　Ｎｏ、８６ＣＨ２３
３７−４Ｐ４１８　　（１９８６）がある。

〔発明が解決しようとする課題〕

しかしながら、従来技術により多層配線層を形成すると
、一定の高さをもって所定幅で形成されている配線層パ
ターンに従ってその上の層間絶縁膜に凹凸を生じ、上記
凹凸はさらにその上に形成される配線層や絶縁膜にも不
所望な凹凸を生じさせる。また、コンタクトホールやス
ルーホール部分では配線層自体が窪んでしまう。

このように配線層それ自体に凹凸を生ずると、その段差
部分では配線層が不所望に薄くなってエレクトロマイグ
レーションによる断線を誘発するだけでなく１回路素子
の微細化に伴って配線ピッチも狭くなることから当該配
線層を絶縁膜にて覆う際のステップカバレージ不良の原
因ともなる。

また上記配線層の及び絶縁膜の凹凸に起因する半導体ペ
レット表面の凹凸は、当該ペレットを半田ボール等のバ
ンプを介して配線基板に直接実装するＣＣＢ　（Ｃｏｎ
ｔｒｏｌｌｅｄ　　Ｃｏ１１ａｐｓｅｄ　　Ｂｏｎｄｉ
ｎｇ）構造を困難にする。

また上記従来技術にて配線層を形成する時、オーバーエ
ツチング現象のため、配線パターン形成用のマスクとさ
れるフォトレジスト膜の開口幅よりも配線幅寸法が減少
し易く、エレクトロマイグレーション耐性等の点におい
て半導体集積回路の信頼性を低下させる。

配線層の耐エレクトロマイグレーション性を高めるため
に配線金属をタングステンに置き換える方法もあるが、
タングステンは堆積時の表面凹凸が０．１μｍもあり加
工性が悪い上、絶縁膜との密着力も弱く配線層の剥離が
生じやすい等の問題点がある。

本発明の目的は１、ステップカバレージ不良やエレクト
ロマイグレーションによる断線のない、信頼性の高い半
導体集積回路を提供することにある。

別の目的は、段差のない配線層を持つためペレット表面
が平坦となり、ＣＣＢ構造が容易な半導体集積回路を提
供することにある。

また別の目的は、配線幅寸法の不所望な減少を防ぎ、信
頼性の高い半導体集積回路を提供することにある。

さらに別の目的は、配線剥離のない信頼性の高い半導体
集積回路を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕　　　　　　。

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、平坦な層間絶縁膜に形成した配線層形成溝に
タングステンなどの配線材料を堆積し、上記絶縁膜とほ
ぼ面一な配線層を形成するものである。また、タングス
テンなどの配線材料を所要部に選択的に堆積させる下地
層を、上記配線形成溝に予め設けるものである。さらに
上記層間絶縁膜は、配線形成溝を形成するための絶縁層
の下に当該絶縁層よりも相対的にエツチング速度の速い
絶縁層を重ねて形成するものである。

〔作　用〕

上記した手段によれば、平坦な配線層形成溝に埋め込ま
れたタングステンなどの配線材料は、その表面を絶縁層
とほぼ面一にするとともに配線層の段差や幅寸法減少を
無くすように働き、これによりステップカバレージ不良
やエレクトロマイグレーションによる断線に対し高い信
頼性を持ち、ＣＣＢ構造に容易に適用可能な半導体集積
回路を達成するものである。

また、配線形成溝にタングステンなどの配線材料を選択
的に堆積させうる下地層を予め設けておくことにより、
当該配線形成溝と配線層との密着性が良くなるように働
き、信頼性の高い半導体集積回路を達成するものである
。

さらに上記配線形成溝を形成する絶縁層の下に設けられ
た当該絶縁層よりもエツチング速度の速い絶縁膜は、エ
ツチングにて上記配線形成溝を形成する際に当該溝の深
さを一定にするようなストッパとして働き、配線層形成
溝の深さに対する制御を容易化する。

〔実施例１〕 第１図には、本発明の一実施例であるＤＲＡＭの要部が
縦断面図によって示される。

第１図に示されるＤＲＡＭは特に制限されないがＰ型半
導体基板３の上に形成され、同図にはメモリセル領域１
と周辺ＣＭＩＳ（相互型メタル・インシュレート・セミ
コンダクタ）回路領域２が代表的に示される。

上記メモリセル領域１に形成されるそれぞれのメモリセ
ルは、特に制限されないが、１トランジスタ型メモリセ
ルとされ、Ｎチャンネル型選択ＭＩＳＦＥＴＱｉと蓄積
容量Ｃｉとによって構成される。

上記Ｎチャンネル型選択ＭＩＳＦＥＴＱｉはＰ型半導体
基板３に形成されたＰ−ウェル領域４内にさらに積層さ
れたＰ型半導体領域６内に形成されている。上記Ｎチャ
ンネル型選択ＭＩＳＦＥＴＱｉのドレイン領域またはソ
ース領域８または９は所定の間隔を持ってＰ型半導体領
域６内に形成され、その間には酸化シリコン°より成る
ゲート絶縁膜１１′を介して多結晶シリコンより成るゲ
ート電極１０が形成されている。尚、ゲート電極の周り
は酸化シリコンにて成る絶縁膜１１で覆われている。上
記ゲート電極１０は当該メモリセルのワード線として働
く、上記蓄積容量Ｃｉは、上記Ｎチャンネル型選択ＭＩ
ＳＦＥＴＱｉのドレイン領域またはソース領域８または
９に接触する多結晶シリコンより成る第１電極層１３と
その上に堆積されたナイトライドにて成る誘電体膜１４
、さらにその上に形成された多結晶シリコンより成る第
２電極層１５にて構成される。

尚、７はシリコンの熱酸化膜より成る素子間分離絶縁膜
である。

周辺ＣＭＩＳ回路領域２には、Ｐ−ウェル領域４の上に
形成されるＮチャンネル型ＭＩＳＦＥＴＱｎと、Ｐ型半
導体基板３の上に形成されたＮ−ウェル領域５上に形成
されるＰチャンネル型ＭＩＳＦＥＴＱｐによって構成さ
れる。上記Ｎチャンネル型ＭＩＳＦＥＴＱｎは、ソース
領域２６．ドレイン領域２７と多結晶シリコンより成る
ゲート電極２８より成り、上記Ｐチャンネル型ＭＩＳＦ
ＥＴＱｐはソース領域２９・ドレイン領域３０とゲート
電極３１より形成される。

本実施例のＤＲＡＭは、特に制限はないが、タングステ
ンにて成る２層配線が形成されている。

上記メモリセルと周辺ＣＭＩＳ回路上には、各種トラン
ジスタ間の所要の電気的接続をとるため、タングステン
配線層を含む平坦な第１層目の配線層及び眉間絶縁膜１
２が形成されており、その上にもタングステン配線層を
含む平坦な第２層目の配線層及び眉間絶縁膜３４が形成
されている。

上記第１層目層間絶縁膜１２には、上記メモリセル領域
１と周辺ＣＭＩＳ回路領域２を覆う酸化シリコンより成
る絶縁膜１６と、その上を表面が平坦になるよう覆い、
第１絶縁膜として働くボロンを含むリンガラス（Ｂ　Ｐ
　Ｓ　Ｇ）にて成る絶縁膜１７、さらにその上に形成さ
れ第２絶縁膜として働く平坦なナイトライドにて成る絶
縁膜２２、及びその上に堆積され第３絶縁膜として働く
酸化シリコンにて成る平坦な絶縁膜２３が含まれる。

上記メモリセル領域において、絶縁膜１６とＢＰＳＧ絶
縁膜１７との所要位置には複数個のコンタクトホール１
８が形成されて、その内部にはＢＰＳＧ絶縁膜１７と面
一になったタングステン電極１９が形成されている。ま
た周辺ＣＭＩＳ回路領域２において酸化シリコン絶縁膜
１６とＢＰＳＧｌ＠縁膜１７との所要位置には複数個の
コンタクトホール２０が形成され、その内部には、複数
個のタングステン電極２．１が形成されている。

上記平坦なナイトライド絶縁膜２２と酸化シリコン絶縁
膜２３には、上記夫々のタングステン配線層を回路的に
接続するため、その所要部分をあらかじめ除去して配線
層形成溝３２を形成し、そこに第１層目タングステン配
線層２５Ａ、２５Ｂ。

３６Ａ〜３６Ｃが埋め込まれ、酸化シリコン絶縁膜２３
の表面とほぼ面一となっている。また上記第１層目タン
グステン配線層２５Ａ、２５Ｂ、３６Ａ〜３６Ｃの側面
にはタングステンシリサイド（ＷＳｉ２）層２４が設け
られているが、タングステンシリサイドはタングステン
と原子結合するため当該配線層と絶縁膜２２．２３との
密着性を良好に維持するように働く。このタングステン
シリサイド層の形成プロセスは後で詳述するが、当該タ
ングステンシリサイド層はスパッタリングまたはＣＶＤ
法により成膜したタングステンシリサイド膜を反応性イ
オンエツチング等によって選択的に欠落させ、段差部す
なわちナイトライド絶縁膜２２及び酸化シリコン絶縁膜
２３の側面部にのみ残して成るものである。

上記第２層目の配線層及び層間絶縁膜３４には、上記第
１層目タングステン配線層２５Ａ、２５Ｂ。

３６Ａ〜３６Ｇと上記平坦な酸化シリコン絶縁膜２３を
覆う酸化シリコンより成る絶縁膜３８と、その上に平坦
に形成され第２絶縁膜として働くナイトライドより成る
絶縁１１１３９．さらにその上に平坦に堆積され第３絶
縁膜として働く酸化シリコンにて成る絶縁膜４ｏが含ま
れる。上記平坦なナイトライド絶縁膜３９と酸化シリコ
ン絶縁膜４０には、回路構成の必要に応じ、その所要部
分をあらかじめ除去して配線層形成溝４５を形成し、そ
こに第２層目タングステン配線層４２Ａ〜４２Ｃが埋め
込まれ、酸化シリコン絶縁膜４ｏの表面とほぼ面一とな
っている。また上記第２層目タングステン配線層４２の
側面には絶縁膜３９．４０との密着性を良好に維持する
ためにタングステンシリサイド層４１が設けられている
。尚、上記第１層目タングステン配線層３６Ａと上記第
２層目タングステン配線層４２Ａとの接続は、酸化シリ
コン絶縁膜３８に開けられたスルーホール３５内に選択
的に堆積された、酸化シリコン絶縁膜３８と面一になっ
たタングステン電極３７を介しておこなう。

上記平坦な酸化シリコン絶縁膜４０及びタングステン配
線層４２Ａ〜４２Ｃは、リンガラスにて成るパッシベー
ション膜４３にて平坦に覆われる。

次に第１図に示される構造におけるタングステン配線層
の製造工程を第２図（ａ）〜（ｈ）に基づいて説明する
。

まず第２図（ａ）に示されるように所要の工程を経て半
導体基板に形成された素子の上にＢＰＳＧ絶縁膜１７が
形成される。上記ＢＰＳＧ絶縁膜１７は化学的気相成長
法（ＣＶＤ）にて堆積された後、約１，０００℃にてア
ニールすることにより表面を平坦化されるとともに、基
板上のドレイン領域またはソース領域８，９，２６，２
７，２９．３０上の所要部分にコンタクトホール１８゜
２０を開けられ、選択ＣＶＤ法により上記コンタクトホ
ール内にほぼ面一にタングステン電極１９゜２１を埋込
まれている。ここで選択ＣＶＤ法とは、モノシラン（Ｓ
ｉＨ４）と六フッ化タングステン（ＷＦｓ）の比がＳ　
ｉＨ４／　Ｗ　Ｆ　ｓ　＜　１　、６となる雰囲気中に
おいて温度２５０〜３５０℃・圧力１０〜５００ｗ＋Ｔ
ｏｒｒの条件下で半導体基板、金属または金属シリサイ
ド上に選択的にタングステンを堆積させることのできる
技術である。

次に、ＣＶＤ法により上記ＢＰＳＧ絶縁膜１７上に第２
図（ｂ）に示されるようにナイトライド（Ｓ　ｉ　Ｎ）
より成る絶縁膜２２が平坦に堆積され、その上に酸化シ
リコン（Ｓ　ｉ　Ｏ２）より成る絶縁膜２３が平坦に堆
積される。ナイトライド絶縁膜２２の堆積はモノシラン
（Ｓ　ｉ　Ｈ４）とアンモニア（ＮＨ，ＯＨ）を１：４
の割合で炉内に供給し、温度３００〜３５０℃、圧力１
．５Ｔｏｒｒの条件下でおこなう、また酸化シリコン絶
縁膜２３の堆積はモノシラン（ＳｉＨ４）と酸化窒素（
Ｎｅｏ）を１：４の割合で炉内に供給し、温度３００〜
４００℃、圧力１．５Ｔｏｒｒの条件下でおこなう。

上記ナイトライド絶縁膜２２及び酸化シリコン絶縁膜２
３の所要部分をＣＦ、とｏ２を用いたプラズマエツチン
グで除去することにより、第２図（Ｑ）に示す配線層形
成溝３２を形成する。この時、同一エツチング条件にお
いてナイトライド絶縁膜２２は酸化シリコン膜２３及び
ＢＰＳＧ絶縁膜１７に較ベエッチングされる速度が速い
ため、上記酸化シリコン膜２３が完全に除去された時点
で、相対的に反応速度が遅くなるよう雰囲気温度や圧力
等の条件を変えると、上記ナイトライド絶縁膜２２をこ
れまでと変わらぬ速度でエツチングすることができる。

しかも、上記タングステン電極１９，２１上のナイトラ
イド絶縁膜２２がエツチングにて完全に除去されると下
層のＢＰＳＧ絶縁膜１７のエツチング反応速度が相対的
に遅くなるため、当該ＢＰＳＧ絶縁膜１７に対する過度
のエツチングが防止される。

次に上記ＢＰＳＧ絶縁膜１７及び酸化シリコン絶縁膜２
３上に、タングステンシリサイド（ＷＳｌｍ）層３３が
第２図（ｄ）に示されるように堆積される。この時はモ
ノシラン（Ｓ　ｉ　Ｈ，）と六フッ化タングステン（Ｗ
Ｆｓ）の比がＳ　ｉ　Ｈ４／　ＷＦ、＞２０となる雰囲
気中において温度４００〜４５０℃の条件下で堆積させ
る。タングステンシリサイドはタングステンと原子結合
できる上、酸化シリコンとの密着性も良好なため、次工
程で選択ＣＶＤ法によりタングステン配線層を堆積させ
る下地となるとともに、タングステン配線層と酸化シリ
コンとを接着する働きをする。

次に、ＳＦ、とＣＨＦ、を用いたプラズマエツチングに
より上記タングステンシリサイド層３３を全面エッチバ
ックして除去するが、上記配線層形成溝３２の側面には
第２図（ａ）に示すようにタングステンシリサイドのエ
ツチング残り２４が形成される。この時タングステンシ
リサイドは上記配線層形成溝３２の底面に残っていても
差し支えない。

次に第２図（ｆ）に示されるように、選択ＣＶＤ法を用
いて上記タングステンシリサイド層２４表面上に酸化シ
リコン絶縁膜２３と面一になるようタングステンを堆積
させ、上記配線層形成溝３２内に第１層目タングステン
配線層２５Ａ、２５Ｂ、３６Ａ〜３６Ｃを形成する。タ
ングステンは酸化シリコンとは原子結合しないため密着
性が悪いが、下地となるタングステンシリサイド層が接
着剤の働きをするため、上記タングステン配線層２５Ａ
、２５Ｂ、３６Ａ〜３６Ｇの酸化シリコン絶縁膜２３か
らの剥離を防止する。

続いて上記酸化シリコン絶縁膜２３及び第１層目タング
ステン配線層２５Ａ、２５Ｂ、３６Ａ〜３６Ｃ上に酸化
シリコンにて成る絶縁膜３８が平坦に堆積され、配線層
３６Ａ〜３６Ｃ上には第２図（ｇ）にて示されるスルー
ホール３５が形成され上記スルーホール３５内には選択
ＣＶＤ法を用いてタングステン電極３７が形成される。

酸化シリコン絶縁膜３８の上には第２図（ｂ）にて示し
たと同様の工程にてナイトライド絶縁膜３９及び酸化シ
リコン絶縁膜４０が平坦に堆積される。

次に第２図（ｃ）（ｄ）にて示したと同様の工程にてタ
ングステンシリサイドのエツチング残り４１及び第２層
目タングステン配線層４２Ａ〜４２Ｃが形成され、さら
にその上は第２図（ｈ）にて示されるリンガラスにて成
るパッシベーション膜４３にて覆われる。

上記実施例によれば以下の作用効果を得るものである。

（１）平坦なりＰＳＧ絶縁層１７上に堆積した酸化シリ
コン絶縁膜２３に形成した溝に絶縁膜２３と面一な配線
層２５Ａ、２５Ｂ、３６Ａ　〜３６Ｃを形成し、第１層
目の配線層及び眉間絶縁膜１２は平坦になる。また平坦
な酸化シリコン絶縁膜３８の上に堆積した酸化シリコン
絶縁膜４ｏに形成した溝に絶縁膜４０と面一な配線層４
２Ａ〜４２Ｃを形成し、第２層目の配線層及び層間絶縁
膜３４は平坦になる。このように平坦な絶縁層に予め形
成した溝内に配線層を形成するため、ペレット表面を平
坦化することができ、ＣＣＢ構造にも容易に適用可能に
なる。

（２）絶縁膜の所要部分に形成した配線層形成溝にタン
グステンを埋め込んで段差のない配線層を形成するため
、従来配線の段差部で顕著になるエレクトロマイグレー
ションによる断線や、配線層の凹凸に起因するステップ
カバレージ不良を防止することができる。

（３）予め形成した溝に、選択ＣＶＤ法により配線層を
形成することができるため、従来の配線パターン形成用
マスクの開口寸法に対しオーバーエツチングで配線幅寸
法が不所望に減少することを防止できる。

（４）層間絶縁膜２２，２３，３９．４０とタングステ
ン配線層２５，３６．４２の間にはタングステンシリサ
イド層２４．４１’が設けであるため上記層間絶縁膜と
上記タングステン配線層の密着性が良好になり、剥離の
虞れがなくなる。

（５）酸化シリコンより成る絶縁膜２３．４０の下層に
はナイトライドより成る絶縁膜２２．３９が存在するた
め、エツチングにて配線層形成溝を形成する工程におい
て下層の絶縁膜まで食刻されるのを防止できる。

〔実施例２〕 第３図には、本発明の他の実施例であるＤＲＡＭの要部
が縦断面図によって示されるが、この実施例と第１図及
び第２図に示した実施例との相違点は、タングステン配
線層と絶縁膜の間の下地層の位置及び形成方法である。

尚、上記実施例と同一の部材については同一の符号を用
いて詳細な説明を省略する。

本実施例の第１層目の配線層及び層間絶縁膜６４も４層
より成り、上記実施例同様にメモリセル領域１と周辺Ｃ
ＭＩＳ回路領域２を覆う酸化シリコンより成る絶縁膜１
６と、その上を表面が平坦になるよう覆っているＢＰＳ
Ｇにて成る絶縁膜１７、さらにその上に平坦に形成され
、配線層形成部分以外は熱酸化シリコン絶縁膜５３に変
えられた多結晶シリコン膜５１、及びそれらの上に堆積
された酸化シリコンにて成る平坦な絶縁膜５４にて構成
される。

上記酸化シリコン絶縁膜５４の所要部分をあらかじめ除
去して形成した配線層形成溝５５に第１層目タングステ
ン配線層５６Ａ、５６Ｂ、５７Ａ〜５７Ｇが埋め込まれ
、はぼ面一となっている。

また上記タングステン配線層の下層部分には多結晶しリ
コン膜５１が残されており、多結晶シリコンはタングス
テン配線層と原子結合できるため両者の密着性は良好に
維持される。この多結晶シリコン膜５１及び酸化シリコ
ン膜５３の形成工程は後で詳述するが、ＢＰＳＧ絶縁膜
１７上に多結晶シリコン膜５１を全面堆積した後、配線
層が形成される部分以外を熱酸化させて酸化シリコン膜
５３とするものである。

第２層目の配線層及び眉間絶縁膜６５は３層より成り、
上記第１層目タングステン配線層５６Ａ。

５６Ｂ、５７Ａ〜５７Ｇと上記平坦な酸化シリコン絶縁
膜５４を覆う酸化シリコンより成る絶縁膜５８と、その
上に平坦に形成され、配線層が形成される部分以外は酸
化シリコン膜６０に変えられた多結晶シリコン膜６１、
及びそれらの上に堆積された酸化シリコンにて成る平坦
な絶縁膜６３にて構成される。上記多結晶シリコン膜６
１は上記タングステン配線層と原子結合を作るため、両
者の接着力を良好に保つように働く。

次に第３図に示される構造におけるタングステン配線層
の製造工程を第４図（ａ）〜（ｅ）に基づいて説明する
。尚、下記の説明以外の工程はすべて実施例１と同様で
ある。

まず第４図（ａ）に示されるようにＤＲＡＭ基板上の素
子を覆うＢＰＳＧ層１７及びコンタクト用のタングステ
ン電極１９．２１上に多結晶シリコン膜５１とさらにそ
の上にナイトライド膜５２を全面堆積し、配線が形成さ
れる部分以外の上記ナイトライド膜５２を除去し、多結
晶シリコン膜５１を露出させる。

次に第４図（ｂ）に示されるように熱酸化により、露出
させた多結晶シリコン膜５１を酸化シリコン絶縁膜５３
に変化させた後、ナイトライド膜５２を除去し、その上
に第４図（ｃ）に示すように酸化シリコンより成る絶縁
膜５４を堆積させる。

次に第４図（ｄ）に示されるように酸化シリコン絶縁膜
５４の所要部分を除去して配線層形成溝５５を形成し、
第４図（ｅ）の如く選択ＣＶＤ法により上記配線層形成
溝５５にタングステンを堆積させ、第１層目タングステ
ン配線層５６Ａ、５６Ｂ、５７Ａ〜５７Ｃを形成する。

さらに実施例１と同様の方法で絶縁膜５８を形成後、実
施例２の第１層目の配線層と同様な方法で第２層目の配
線層を形成する。

上記実施例２によれば実施例１と同様に以下の作用効果
を得るものである。

すなわち、平坦な眉間絶縁膜の所要部分をあらかじめ除
去して形成した配線層形成溝にタングステンを堆積させ
て段差のない配線層を形成するため、エレクトロマイグ
レーションによる断線やステップカバレージ不良、さら
には配線幅寸法減少の恐れがなくなるとともに、完成し
た半導体ペレット表面も平坦となりＣＣＢ構造が容易に
適用可能なる。

また、タングステン配線層５６Ａ、５６Ｂ、５７Ａ〜５
７Ｃ，６２Ａ〜６２Ｇの下層には多結晶シリコン膜５１
．６１が設けであるため、ＢＰＳＧ膜１７．酸化シリコ
ン絶縁膜５８との密着性が良好になり剥離の恐れもなく
なるが、実施例１に較べて工程数が多く、１つの配線層
を形成するのにフォトエツチングが２回必要なため光学
的精度を要求されることは考慮しなくてはならない。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

例えば実施例１では配線層２５Ａ、２５Ｂ、３６八〜３
６Ｇ、４２Ａ〜４２Ｇ及び電極１９，２１．３７の材質
はタングステンとしたが必ずしもこれに限定されるもの
ではなく１選択ＣＶＤ法を用いる場合に金属及びそのシ
リサイド上に堆積されうる材質を採用することもできる
。

上記配線層２５Ａ、２５Ｂ、３６Ａ〜３６Ｃ９４２Ａ〜
４２Ｃを選択的に堆積させる下地層２４゜４１の材質は
、実施例１に示したタングステンシリサイドや実施例２
に示した多結晶シリコンに限定されるものではなく、ア
モルファスシリコンなど配線金属を堆積させることがで
き、絶縁膜２２゜２３．３９，４０，５１，６１との密
着性の良好な材質を採用することもできる。さらに実施
例１に示したタングステンシリサイドと実施例２に示し
た多結晶シリコンとの併用も可能である。

また、メモリセルのＭＩＳＦＥＴと周辺課に炉を構成す
るＰチャンネル型ＭＩＳＦＥＴおよびＮチャンネル型Ｍ
ＩＳＦＥＴのゲート電極は、多結晶シリコンに換えてモ
リブデン、タングステン、チタニウム、タンタル等の高
融点金属またはそのシリサイド層またはシリサイド層と
多結晶シリコンとの積層膜であるポリサイド膜を採用す
ることもできる。

さらに実施例では半導体基板上に形成するトランジスタ
をＭＩＳＦＥＴとしたが、これに換えてＭＯＳ　（Ｍｅ
ｔａｌ　　０ｘｉｄｅ　　Ｓｅｍ１ｃ。

ｎｄｕｃｔｏｒ）ＦＥＴを採用することもできる。

絶縁膜１７の材質は実施例ではＢＰＳＧとしたが、必ず
しもこれに限定されるものではなく、ボロンを含まない
ＰＳＧを採用してもよいがアニール温度を１，２００℃
以上にする必要がある。

実施例１に示した配線層形成溝を形成する部分の眉間絶
縁膜の材質は、酸化シリコン絶縁膜２３゜４０とナイト
ライド絶縁膜２２．３９の組合せに限定されるものでは
なく、相対的にエツチングレートのとれる材質を適宜採
用することもできる。

実施例では２層配線の場合を示したが、さらに多層の場
合でも上記の工程を繰り返すことによって同様の効果を
あげることができる。

以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるＤＲＡＭに適用す
る場合について説明したが、本発明はそれに限定される
ものではなくＳＲＡＭ（スタティック・ランダム・アク
セス・メモリ）などの半導体記憶装置やマイクロコンピ
ュータ−等のデータ処理用ＬＳＩなど各種半導体集積回
路に広く利用することができる０本発明は少なくとも層
間絶縁膜に予め形成した溝内に配線層を形成する条件の
ものに適用することができる。

〔発明の効果〕

本願によって開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。

すなわち、平坦な配線層形成溝に埋め込まれた配線金属
は、その表面を絶縁層とほぼ面一にするとともに配線層
の段差や幅寸法減少を無くすように働くためエレクトロ
マイグレーションによる断線やステップカバレージ不良
を抑止するとともに完成した半導体ペレット表面も平坦
となりＣＣＢ構造を容易に適用可能にするという効果が
ある。

さらに上記配線層形成溝内面と配線金属層との間に、上
記配線金属を選択ＣＶＤ法により堆積させうる下地層が
設けられているため、タングステン配線層と上記層間絶
縁膜との剥離を防止することができるという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例であるＤＲＡＭの縦断面図、 第２図（ａ）〜（ｈ）はタングステン配線層の製造工程
の一例を順次示す断面図、 第３図は本発明の他の実施例であるＤＲＡＭの縦断面図
、 第４図（ａ）〜（ｅ）はタングステン配線層の製造工程
の他の例を順次示す断面図である。 １２・・・第１層目の配線層及び層間絶縁膜、１６・・
・酸化シリコン絶縁膜、１７・・・ＢＰＳＧ絶縁膜、１
８．２０・・・コンタクトホール、１９．２１・・・タ
ングステン電極、２２・・・ナイトライド絶縁膜、２３
・・・酸化シリコン絶縁膜、２４・・・タングステンシ
リサイド層、２５Ａ、２５Ｂ・・・第１層目タングステ
ン配線層、３２・・・配線層形成溝、３３・・・タング
ステンシリサイド層、３４・・・第２層目の配線層及び
層間絶縁膜、３５・・・スルーホール、３６Ａ〜３６Ｃ
・・・第１層目タングステン配線層、３７・・・タング
ステン電極、３８・・・酸化シリコン絶縁膜、３９・・
・ナイトライド絶縁膜、４０・・・酸化シリコン絶縁膜
、４１・・・タングステンシリサイド層、４２Ａ〜４２
Ｃ・・・第２層目タングステン配線層、４５・・・配線
層形成溝、５１・・・多結晶シリコン膜、５２・・・ナ
イトライド膜、５３・・・熱酸化シリコン絶縁膜、５４
・・・酸化シリコン絶縁膜、５５・・・配線層形成溝、
５６Ａ、５６Ｂ、５７Ａ〜５７Ｃ・・・第１層目タング
ステン配線層、５８・・・酸化シリコン絶縁膜、６０・
・・熱酸化シリコン絶縁膜、６１・・・多結晶シリコン
膜、６２Ａ〜６２Ｇ・・・第２層目タングステン配線層
、６３・・・酸化シリコン絶縁膜、６４・・・第１層目
の配線層及び眉間絶縁膜、６５・・・第２層目の配線層
及び層間絶縁膜。

Claims (1)

1. 【特許請求の範囲】 １、層間絶縁膜の所要部分をあらかじめ除去して形成し
   た配線層形成溝に、上記層間絶縁膜と概ね面一になるま
   で配線金属層が堆積されて成る配線構造を有するもので
   あることを特徴とする半導体集積回路。 ２、上記配線層形成溝内面と配線金属層との間に、上記
   配線金属を化学的気相成長法により選択的に堆積させう
   る下地層が設けられて成ることを特徴とする特許請求範
   囲第１項記載の半導体集積回路。 ３、上記下地層は上記配線形成溝の側面または底面ある
   いはその両方に設けられて成ることを特徴とする特許請
   求範囲第２項記載の半導体集積回路。 ４、上記層間絶縁膜は表面の平坦な第１層目層間絶縁膜
   とその上に形成される平坦な第２層目以降層間絶縁膜よ
   り構成され、第１層目層間絶縁膜は、平坦な第１絶縁膜
   と、その上に堆積される配線層形成溝構成用の第２絶縁
   膜と、この第２層絶縁膜の上に堆積され当該第２絶縁膜
   よりもエッチング速度が相対的に遅い第３絶縁膜とを含
   み、第２層目以降層間絶縁膜は、上記第２絶縁層と上記
   第３絶縁層とを含むことを特徴とする特許請求範囲第１
   項記載の半導体集積回路。 ５、上記第１層目層間絶縁膜中の第１絶縁膜は、基板上
   に形成された回路素子上に堆積された後に溶融されて表
   面が平坦にされて成るものであることを特徴とする特許
   請求範囲第４項記載の半導体集積回路。