JPH0276255A - 短いゲート長さを有するｃｍｏｓデバイスの製造方法 - Google Patents
短いゲート長さを有するｃｍｏｓデバイスの製造方法Info
- Publication number
- JPH0276255A JPH0276255A JP1196482A JP19648289A JPH0276255A JP H0276255 A JPH0276255 A JP H0276255A JP 1196482 A JP1196482 A JP 1196482A JP 19648289 A JP19648289 A JP 19648289A JP H0276255 A JPH0276255 A JP H0276255A
- Authority
- JP
- Japan
- Prior art keywords
- polarity
- well
- channel
- transistor
- gate length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0167—Manufacturing their channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ドープされた多結晶シリコン及び／又は多結
晶珪化物ゲート集積ＣＭＯＳデバイスの製造方法、特に
比較的高いサプライ電圧で動作するようにされたサブミ
クロンのゲート長を有するデバイスの製造方法に関する
。
晶珪化物ゲート集積ＣＭＯＳデバイスの製造方法、特に
比較的高いサプライ電圧で動作するようにされたサブミ
クロンのゲート長を有するデバイスの製造方法に関する
。
（従来技術とその問題点）
受は入れることのできるしきい電圧を得るために、多結
・晶シリコン及び／又は多結晶珪化物ゲート構造を、ｎ
−チャンネルトランジスタ上及びｐ−チャンネルトラン
ジスタ上でｎ−型ドーピングを受けさせるようにした、
例えばｎ−ウェル型デバイスにおけるＣＭＯＳデバイス
の従来の製造技術によると、これらの集積回路において
［埋設された」ｐ−チャンネルトランジスタを導入する
ことは一般的なことである。これらの特別のトランジス
タは、ｎ−ウェル領域の表面につまりｐ−チャンネルト
ランジスタのチャンネル領域の上に薄いｐ−ドープされ
た領域を形成することによるデバイスの製造方法の間に
得ることができる。一方からしきい電圧値を適切に調節
することを許容するならば、このコンフィギユレーショ
ンは、特に比較的急な「ビローグラウンド」カーブのよ
うな非常に小さいゲート長とパンチスルーに対する大き
な感度を有するトランジスタ用の最善からは外れた電気
的特性を決定する。更に厚過ぎる層はデバイスを全体的
に異なりかつ不十分な特性を有する欠乏型ＭＯＳトラン
ジスタとして動作させるため、トランジスタのゲートよ
り下のこのｐ−ドープされた領域の厚さは非常に重要な
特色を構成する。勿論正確に反転された極性において、
ｐ−ウェルＣＭＯＳデバイスでもツイン−ウェルデバイ
スでも同じ問題が生ずる。
・晶シリコン及び／又は多結晶珪化物ゲート構造を、ｎ
−チャンネルトランジスタ上及びｐ−チャンネルトラン
ジスタ上でｎ−型ドーピングを受けさせるようにした、
例えばｎ−ウェル型デバイスにおけるＣＭＯＳデバイス
の従来の製造技術によると、これらの集積回路において
［埋設された」ｐ−チャンネルトランジスタを導入する
ことは一般的なことである。これらの特別のトランジス
タは、ｎ−ウェル領域の表面につまりｐ−チャンネルト
ランジスタのチャンネル領域の上に薄いｐ−ドープされ
た領域を形成することによるデバイスの製造方法の間に
得ることができる。一方からしきい電圧値を適切に調節
することを許容するならば、このコンフィギユレーショ
ンは、特に比較的急な「ビローグラウンド」カーブのよ
うな非常に小さいゲート長とパンチスルーに対する大き
な感度を有するトランジスタ用の最善からは外れた電気
的特性を決定する。更に厚過ぎる層はデバイスを全体的
に異なりかつ不十分な特性を有する欠乏型ＭＯＳトラン
ジスタとして動作させるため、トランジスタのゲートよ
り下のこのｐ−ドープされた領域の厚さは非常に重要な
特色を構成する。勿論正確に反転された極性において、
ｐ−ウェルＣＭＯＳデバイスでもツイン−ウェルデバイ
スでも同じ問題が生ずる。
（発明の目的と構成）
この技術的問題は、前記製造プロセスにおける上述の重
要な修正の導入やこのような従来技術における付加的な
マスクの使用を必要とすることなしに、本発明により解
決される。換言すると、本発明によると、非常に短いゲ
ート長を有するデバイスが持久記憶ＥＲＰＯＭメモリ中
のような比較的高いサプライ電圧で動作するよう設計さ
れている場合には、所望のしきい電圧値を達成するため
に埋設されたチャンネルトランジスタの形成に頬ること
は不要になる。
要な修正の導入やこのような従来技術における付加的な
マスクの使用を必要とすることなしに、本発明により解
決される。換言すると、本発明によると、非常に短いゲ
ート長を有するデバイスが持久記憶ＥＲＰＯＭメモリ中
のような比較的高いサプライ電圧で動作するよう設計さ
れている場合には、所望のしきい電圧値を達成するため
に埋設されたチャンネルトランジスタの形成に頬ること
は不要になる。
２００人より薄いか等しい厚さを有するゲート酸化物の
使用を必要とする、約１マイクロメートルのゲート長を
有するデバイス又はそのフラクションについて、ｎ−ウ
ェル領域の表面ドーピングレベルの部分的な補償と同時
に、ｎ−チャンネルトランジスタが形成されるｎ−ウェ
ル領域外の単結晶ｐ−型シリコンの表面ドーピングレベ
ルの富化を行うために、ｎ−ウェル深拡散領域が形成さ
れた後に、シリコン基板の全表面上にマスクを使用しな
い硼素インプランテーションを行うことにより、拡散さ
れたｎ−ウェル領域中の１平方センチメートル当たりの
不純物の表面濃度がｌＸｌ０”原子を越えることなく、
ウェル拡散部中に形成されるトランジスタ例えばｎ−ウ
ェルデバイス中のｐ−チャンネルトランジスタのしきい
電圧を完全に満足できる変化範囲である−１．０から−
１，２■の範囲に維持することが可能になることが見出
された。
使用を必要とする、約１マイクロメートルのゲート長を
有するデバイス又はそのフラクションについて、ｎ−ウ
ェル領域の表面ドーピングレベルの部分的な補償と同時
に、ｎ−チャンネルトランジスタが形成されるｎ−ウェ
ル領域外の単結晶ｐ−型シリコンの表面ドーピングレベ
ルの富化を行うために、ｎ−ウェル深拡散領域が形成さ
れた後に、シリコン基板の全表面上にマスクを使用しな
い硼素インプランテーションを行うことにより、拡散さ
れたｎ−ウェル領域中の１平方センチメートル当たりの
不純物の表面濃度がｌＸｌ０”原子を越えることなく、
ウェル拡散部中に形成されるトランジスタ例えばｎ−ウ
ェルデバイス中のｐ−チャンネルトランジスタのしきい
電圧を完全に満足できる変化範囲である−１．０から−
１，２■の範囲に維持することが可能になることが見出
された。
２０から３０ＫｅＶＯ間の公称運動エネルギにより基板
の露出表面の１平方センチメートル当たり０．５ｘｌＱ
ｌ！から３×１０１２原子までのドーズの硼素イオンを
インプラトすることにより、０．６マイクロメードルに
減少したゲート長を有し、ｐ−チャンネルトランジスタ
のしきい電圧が約−１，０から−１，２ｖの間に維持さ
れたｎ−ウェルＣＭＯＳデバイスが得られることが見出
された。勿論本発明の技術は、ｐ−ウェルＣＭＯＳデバ
イスの場合にもいわゆるツイン−ウェルＣＭＯＳデバイ
スの場合にも同様に使用することができる。本発明方法
により必要とされる付加的なプロセスステップは容易に
実施することができ、かつこの種のデバイスの全ての異
なった構造に対して互換的である。
の露出表面の１平方センチメートル当たり０．５ｘｌＱ
ｌ！から３×１０１２原子までのドーズの硼素イオンを
インプラトすることにより、０．６マイクロメードルに
減少したゲート長を有し、ｐ−チャンネルトランジスタ
のしきい電圧が約−１，０から−１，２ｖの間に維持さ
れたｎ−ウェルＣＭＯＳデバイスが得られることが見出
された。勿論本発明の技術は、ｐ−ウェルＣＭＯＳデバ
イスの場合にもいわゆるツイン−ウェルＣＭＯＳデバイ
スの場合にも同様に使用することができる。本発明方法
により必要とされる付加的なプロセスステップは容易に
実施することができ、かつこの種のデバイスの全ての異
なった構造に対して互換的である。
本発明の改良されたＣＭＯＳ製造方法は、非常に小さい
ゲートデイメンジョンを維持するために、ブレークダウ
ンとパンチスルーに対して十分な保護のあるトランジス
タを提供することが必要である持久記憶型ＥＰＲＯＭ型
メモリの製造に特に有用である。一方又は両方の極性の
トランジスタ用の弱くドープされたドレーン（ＬＤＤ）
のような配置を利用する可能性に関連する表面における
ウェル領域ドーピングを補償するためのインプランテー
ションプロセスステップの導入は、トランジスタの接合
の近くのウェルのドーピング濃度を低下させることによ
り、ウェル領域のより深い部分のドーピングプロフィー
ルにより決定される同じトランジスタのパンチスルー電
圧特性に重要な影響を与えることなく、ウェル中に形成
されるトランジスタの高いブレークダウン電圧を維持す
ることを許容する。同時に、同じ補償インプランテーシ
ョンを通して、ウェル領域外に形成されるトランジスタ
は、それを比較的高い電圧で動作するためにより適した
ものにする実質的な反パンチスルーインプランテーショ
ンを受ける。注目されるべきことは、フィールド酸化物
を成長させる前にマスクを使用しない補償インプランテ
ーションを行うことにより、主拡散がフィールド酸化の
間に起こり又このステップの熱バランスが高く引き続く
熱処理に関してドーピングプロフィールを実質的に安定
化させるものであるため、ＥＰＲＯＭメモリ製造プロセ
スにおける多結晶シリコン又は珪化物の重なり層間に絶
縁層を形成するために必要な熱処理にほぼ依存しないド
ーピングプロフィール特性を形成することを許容するこ
とである。
ゲートデイメンジョンを維持するために、ブレークダウ
ンとパンチスルーに対して十分な保護のあるトランジス
タを提供することが必要である持久記憶型ＥＰＲＯＭ型
メモリの製造に特に有用である。一方又は両方の極性の
トランジスタ用の弱くドープされたドレーン（ＬＤＤ）
のような配置を利用する可能性に関連する表面における
ウェル領域ドーピングを補償するためのインプランテー
ションプロセスステップの導入は、トランジスタの接合
の近くのウェルのドーピング濃度を低下させることによ
り、ウェル領域のより深い部分のドーピングプロフィー
ルにより決定される同じトランジスタのパンチスルー電
圧特性に重要な影響を与えることなく、ウェル中に形成
されるトランジスタの高いブレークダウン電圧を維持す
ることを許容する。同時に、同じ補償インプランテーシ
ョンを通して、ウェル領域外に形成されるトランジスタ
は、それを比較的高い電圧で動作するためにより適した
ものにする実質的な反パンチスルーインプランテーショ
ンを受ける。注目されるべきことは、フィールド酸化物
を成長させる前にマスクを使用しない補償インプランテ
ーションを行うことにより、主拡散がフィールド酸化の
間に起こり又このステップの熱バランスが高く引き続く
熱処理に関してドーピングプロフィールを実質的に安定
化させるものであるため、ＥＰＲＯＭメモリ製造プロセ
スにおける多結晶シリコン又は珪化物の重なり層間に絶
縁層を形成するために必要な熱処理にほぼ依存しないド
ーピングプロフィール特性を形成することを許容するこ
とである。
（好ましい実施例の説明）
本発明に従って修正されたｎ−ウェルＣＭＯＳデバイス
の製造プロセスの例は次のステップを含んで成っている
。
の製造プロセスの例は次のステップを含んで成っている
。
■ 単結晶ｐ−型シリコン基板上における深いｎ−ウェ
ル拡散部の形成。
ル拡散部の形成。
■ 全基板上での硼素のマスクを使用しない補償インプ
ランテーション。
ランテーション。
■ −船釣に使用されている技術の一法に従ったフィー
ルド酸化による活性エリアの精細化と分離。
ルド酸化による活性エリアの精細化と分離。
■ 基板表面上のゲート酸化物層の形成。
■ 第１の多結晶シリコン層の付着、ドーピング及び精
細化。
細化。
■ ｐ゛マスク形成とｐ°接合のインプランテーション
。
。
■ ｎ゛マスク形成とｎ゛接合インプランテーション。
■ 従来法による接点と相互接続ラインの形成及び標準
製造プロセスの最終ステップの完了。
製造プロセスの最終ステップの完了。
勿論本製造プロセスは、重なった多結晶シリコン及び多
結晶珪化物、あるいは多結晶珪化物等のゲートの形成だ
けでなく、弱くドープされたドレーン（ＬＤＤ））ラン
ジスタの形成、シリコン酸化物以外の物質のスペーサの
形成及び他の既知の技術も意図している。
結晶珪化物、あるいは多結晶珪化物等のゲートの形成だ
けでなく、弱くドープされたドレーン（ＬＤＤ））ラン
ジスタの形成、シリコン酸化物以外の物質のスペーサの
形成及び他の既知の技術も意図している。
一般に本発明のプロセスがｐ−ウェル構造を有するデバ
イスの製造に適用されると、全基板上のマスクを使用し
ない補償インプランテーションステソプ（ステップ２）
はｎ〜型トド−パントよるものであり、一方ツインーウ
ェル構造のデバイスを製造する場合にはプロセスの前記
付加的なステップの間にインプラントされるドーパント
の極性は、本開示に基づいて当業者により容易に行われ
る考慮に従って、特定の要請と必要な性能に応じて選択
される。
イスの製造に適用されると、全基板上のマスクを使用し
ない補償インプランテーションステソプ（ステップ２）
はｎ〜型トド−パントよるものであり、一方ツインーウ
ェル構造のデバイスを製造する場合にはプロセスの前記
付加的なステップの間にインプラントされるドーパント
の極性は、本開示に基づいて当業者により容易に行われ
る考慮に従って、特定の要請と必要な性能に応じて選択
される。
（実施例）
標準的な多結晶シリコン、ゲートＣＭＯＳ製造プロセス
に従って、「低い」サプライ電圧のデバイスのための０
．６μｍの長さのゲートを有しかつ「高いＪサプライ電
圧のデバイスのための０．８μｍの長さのゲートを有す
るｎ〜ルウエルＣＭＯＳデバイス製造する。本発明の一
例に従って修正されたプロセスを実施することにより、
そして深いｎ−ウェル拡散部を形成した後に２５ＫｅＶ
で１平方センチメートル当たり約１〜２×１０１２原子
のドーズを使用して、全基板上に硼素をインプラントす
ることにより、一連のデバイスを製造する。他の一連の
デバイスは、本発明の例による付加的なマスクを使用し
ない補償インプランテーシジンステソプを行うことなく
、従来技術に従って埋設チャンネルのｐ−チャンネルト
ランジスタを形成することにより製造する。
に従って、「低い」サプライ電圧のデバイスのための０
．６μｍの長さのゲートを有しかつ「高いＪサプライ電
圧のデバイスのための０．８μｍの長さのゲートを有す
るｎ〜ルウエルＣＭＯＳデバイス製造する。本発明の一
例に従って修正されたプロセスを実施することにより、
そして深いｎ−ウェル拡散部を形成した後に２５ＫｅＶ
で１平方センチメートル当たり約１〜２×１０１２原子
のドーズを使用して、全基板上に硼素をインプラントす
ることにより、一連のデバイスを製造する。他の一連の
デバイスは、本発明の例による付加的なマスクを使用し
ない補償インプランテーシジンステソプを行うことなく
、従来技術に従って埋設チャンネルのｐ−チャンネルト
ランジスタを形成することにより製造する。
本プロセスにより製造されたデバイスは、−１，１と−
１，２Ｖの間のしきい電圧と７５〜８０ｍＶ／デケード
のビローグラウンドスロープを有している。対照的に既
知技術により製造された埋設ｐ−チャンネルトランジス
タを有するデバイスは、約１００〜１１０ｍＶ／デケー
ドのビローグラウンドスロープを有している。
１，２Ｖの間のしきい電圧と７５〜８０ｍＶ／デケード
のビローグラウンドスロープを有している。対照的に既
知技術により製造された埋設ｐ−チャンネルトランジス
タを有するデバイスは、約１００〜１１０ｍＶ／デケー
ドのビローグラウンドスロープを有している。
本発明によりインプラントされた補償硼素ドーズは、ｎ
−チャンネルトランジスタ中の反パンチスルー拡散を同
時に形成するためにも十分なものである。
−チャンネルトランジスタ中の反パンチスルー拡散を同
時に形成するためにも十分なものである。
Claims (2)
- （１）その中に第１の極性のチャンネルを有するトラン
ジスタが形成されかつその外に第２の極性のチャンネル
を有するトランジスタが形成された第２の極性の深いウ
ェル拡散部が形成された、第１の極性のドープされた単
結晶シリコン基板上に、多結晶シリコン及び／又は珪化
物ゲートＣＭＯＳ集積デバイスを製造する方法において
、 前記ウェル領域の表面ドーピングレベルの部分的な補償
と前記ウェル領域外の前記基板の表面ドーピングレベル
の富化を同時に行うために、前記深いウェル拡散部を形
成した後に、前記シリコン基板の全表面上に前記第１の
極性のドーパントのマスクされないイオンインプランテ
ーションを行うことを特徴とする方法。 - （２）集積ＣＭＯＳデバイスがｎ−ウェル構造を有し、
インプラントされたドーパントが、２０〜３０ＫｅＶの
公称運動エネルギでインプラントされた、露出表面の１
平方センチ当たり０．５×１０＾１＾２から３×１０＾
１＾２原子のドーズの硼素である請求項１に記載のＣＭ
ＯＳ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT83653A/88 | 1988-07-29 | ||
| IT8883653A IT1225612B (it) | 1988-07-29 | 1988-07-29 | Processo di fabbricazione di dispositivi integrati cmos con lunghezza di gate ridotta e transistori a canale superficiale |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276255A true JPH0276255A (ja) | 1990-03-15 |
Family
ID=11323664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196482A Pending JPH0276255A (ja) | 1988-07-29 | 1989-07-28 | 短いゲート長さを有するｃｍｏｓデバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4987088A (ja) |
| EP (1) | EP0362147A3 (ja) |
| JP (1) | JPH0276255A (ja) |
| IT (1) | IT1225612B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252032A (ja) * | 1990-05-24 | 1992-09-08 | Micron Technol Inc | Ｎウエルスチーム酸化工程を省略し、ブランケットｐウエル打ち込み工程によりシリコン基板上にｎウエルおよびｐウエルを形成させる方法 |
| JP3879173B2 (ja) * | 1996-03-25 | 2007-02-07 | 住友電気工業株式会社 | 化合物半導体気相成長方法 |
| US5883544A (en) * | 1996-12-03 | 1999-03-16 | Stmicroelectronics, Inc. | Integrated circuit actively biasing the threshold voltage of transistors and related methods |
| US5939934A (en) * | 1996-12-03 | 1999-08-17 | Stmicroelectronics, Inc. | Integrated circuit passively biasing transistor effective threshold voltage and related methods |
| US5834966A (en) * | 1996-12-08 | 1998-11-10 | Stmicroelectronics, Inc. | Integrated circuit sensing and digitally biasing the threshold voltage of transistors and related methods |
| US5929695A (en) * | 1997-06-02 | 1999-07-27 | Stmicroelectronics, Inc. | Integrated circuit having selective bias of transistors for low voltage and low standby current and related methods |
| FR2794898B1 (fr) | 1999-06-11 | 2001-09-14 | France Telecom | Dispositif semi-conducteur a tension de seuil compensee et procede de fabrication |
| US10903210B2 (en) * | 2015-05-05 | 2021-01-26 | International Business Machines Corporation | Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075754A (en) * | 1974-02-26 | 1978-02-28 | Harris Corporation | Self aligned gate for di-CMOS |
| DE3133841A1 (de) * | 1981-08-27 | 1983-03-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| US4613885A (en) * | 1982-02-01 | 1986-09-23 | Texas Instruments Incorporated | High-voltage CMOS process |
| US4598460A (en) * | 1984-12-10 | 1986-07-08 | Solid State Scientific, Inc. | Method of making a CMOS EPROM with independently selectable thresholds |
| US4745083A (en) * | 1986-11-19 | 1988-05-17 | Sprague Electric Company | Method of making a fast IGFET |
| US4839301A (en) * | 1988-12-19 | 1989-06-13 | Micron Technology, Inc. | Blanket CMOS channel stop implant employing a combination of n-channel and p-channel punch-through implants |
-
1988
- 1988-07-29 IT IT8883653A patent/IT1225612B/it active
-
1989
- 1989-07-17 EP EP19890830330 patent/EP0362147A3/en not_active Withdrawn
- 1989-07-18 US US07/381,283 patent/US4987088A/en not_active Expired - Lifetime
- 1989-07-28 JP JP1196482A patent/JPH0276255A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0362147A3 (en) | 1991-01-23 |
| IT8883653A0 (it) | 1988-07-29 |
| IT1225612B (it) | 1990-11-22 |
| EP0362147A2 (en) | 1990-04-04 |
| US4987088A (en) | 1991-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2578204B2 (ja) | 半導体デバイスの製造方法 | |
| US7064399B2 (en) | Advanced CMOS using super steep retrograde wells | |
| JP2814092B2 (ja) | 長さが縮小されたゲートを有するｃｍｏｓ集積装置を製造するための方法 | |
| US5427964A (en) | Insulated gate field effect transistor and method for fabricating | |
| US20030059983A1 (en) | Method of manufacturing semiconductor device with offset sidewall structure | |
| JPH07508371A (ja) | 縦型ｄｍｏｓデバイスにおける閾値調整 | |
| US8962416B1 (en) | Split gate non-volatile memory cell | |
| JPS63255968A (ja) | 電界効果トランジスタの製造方法 | |
| KR20020082469A (ko) | Ｍｏｓｆｅｔ 소자 시스템 및 방법 | |
| US5963801A (en) | Method of forming retrograde well structures and punch-through barriers using low energy implants | |
| JPH0276256A (ja) | 長さの短いゲートと弱くドープされたドレーンを有するｃｍｏｓ集積デバイスの製造方法 | |
| US4603471A (en) | Method for making a CMOS circuit having a reduced tendency to latch by controlling the band-gap of source and drain regions | |
| US5932919A (en) | MOSFETs with improved short channel effects | |
| TWI232546B (en) | Manufacturing method of semiconductor device and semiconductor device | |
| US6586296B1 (en) | Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks | |
| JPH0276255A (ja) | 短いゲート長さを有するｃｍｏｓデバイスの製造方法 | |
| JPH04239760A (ja) | 半導体装置の製造法 | |
| US6617214B2 (en) | Integrated circuit structure and method therefore | |
| US20160211346A1 (en) | Epitaxial Channel Transistors and Die With Diffusion Doped Channels | |
| JPH10135349A (ja) | Ｃｍｏｓ型半導体装置及びその製造方法 | |
| JP2000216108A (ja) | 半導体装置の製造方法 | |
| JPS59121878A (ja) | 半導体装置の製造方法 | |
| US5850360A (en) | High-voltage N-channel MOS transistor and associated manufacturing process | |
| JPH05235346A (ja) | 半導体装置及びその製造方法 | |
| JPS62265765A (ja) | 半導体装置の製造方法 |