JPH0276256A - 長さの短いゲートと弱くドープされたドレーンを有するｃｍｏｓ集積デバイスの製造方法 - Google Patents

長さの短いゲートと弱くドープされたドレーンを有するｃｍｏｓ集積デバイスの製造方法

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JPH0276256A
JPH0276256A JP1202260A JP20226089A JPH0276256A JP H0276256 A JPH0276256 A JP H0276256A JP 1202260 A JP1202260 A JP 1202260A JP 20226089 A JP20226089 A JP 20226089A JP H0276256 A JPH0276256 A JP H0276256A
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JP
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doped drain
transistor
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drain region
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JP1202260A
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Carlo Bergonzoni
カルロ　ベルゴンツォーニ
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STMicroelectronics SRL
STMicroelectronics lnc USA
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SGS Thomson Microelectronics SRL
SGS Thomson Microelectronics Inc
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Publication date
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    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、両極性のトランジスタの短い長さのゲートと
弱くドープされたドレーン領域を有する０ＭＯ３集積デ
バイスの改良された製造方法に関する。
（従来技術とその問題点） 現在のところ約１ミクロン（μｍ）以下の長さのゲート
を有するＣＭＯ３の製造方法では、従来の熱処理を使用
する場合に、ｐ゛接合一般に使用される典型的には硼素
であるｐ−型ドーパントの高い拡散性が同じゲート長さ
を有するｎ−チャンネルトランジスタで得られるものに
対してかなり減少した効果的なチャンネル長さを形成す
るため、製造プロセスに適した最小デイメンジョンより
大きいデイメンジョンを有するｐ−チャンネルトランジ
スタが形成される。この状況では、該ｐ−チャンネルト
ランジスタは、特に比較的高いサプライ電圧（１２Ｖ）
で動作するようにされたデバイス中のｎ−チャンネルト
ランジスタより、パンチスルー現象のような動作不良の
問題を非常に起こし易くなり、従って必然的に十分に大
きくしたデイメンジョンで製造しなければならず、これ
により達成されるべき集積密度が減少する。その代わり
に該問題は、トランジスタのゲートの側面近傍に弱くド
ープされたドレーン領域を形成する既知技術により解決
できる。弱くドープされたドレーン領域の使用は、周知
技術に従ってゲートの側面上に故意に形成された絶縁物
質のスペーサによりｐ０拡散部を離すことにより、ｐ−
チャンネルトランジスタのための製造プロセスの区画の
最小デイメンジョンを開発することも許容する。弱くド
ープされたドレーン領域の形成は、スペーサを形成する
前後の適切なドーパントのインプランテーションを繰り
返すためにｎ゛及びｐ°インプランテーションマスキン
グの繰り返しを一般に意味する。これは、標準的なプロ
セス（弱くドープされたドレーン領域であるＬＤＤの形
成を行わない）又は単一極性のトランジスタ上で前記弱
くドープされたドレーン領域の形成が起こるプロセスに
関して要求される２種類の付加的なマスキング操作のた
め、実質的に製造コストが上昇する。
（発明の目的） 本発明は、単一の付加マスキングステップにより両者と
も弱くドープされたドレーン領域（ＬＤＤ）を有するｎ
−チャンネル及びｐ−チャンネルトランジスタを形成す
ることが可能になる集積されたＣＭＯＳデバイスの改良
された製造方法を提供することを目的とする。
（図面の簡単な説明） 第１図から第８図は、本発明に係わる製造方法の一例の
本質的ステップを示す断面図である。
（好ましい態様の説明） ｎ−ウェル構造のデバイスを製造する場合、本発明の一
態様に係わるプロセスは次のステップを含有する。
１、常法に従”って、単結晶ｐ−型シリコン基板（１）
上にｎ−ウェル拡散部（２）を形成する（第１図）。
２、常法に従って、隣接する活性エリア間に分離電界酸
化物層（３）を成長させることにより前記活性エリアの
ウェファのフロントを区画する（第２図）。
３、常法に従って、デバイスの活性エリア上にゲート酸
化物層（５）を成長させ、かつ、４、常法に従って、前
記活性エリア内に多結晶シリコンゲート層（６）を付着
させ、ドープしかつ区画する（第３図）。
５、ｎ−型の弱くドープされたドレーン領域（Ｌ　Ｄ　
Ｄ）を形成するために、デバイスのフロント全面にｎ−
型ドーパントのマスクを使用しないインプランテーショ
ンを行う（第４図）。
６、第１のｒｐ”マスク」（７）を形成し、かつｐ−型
の弱くドープされたドレーン領域を形成するために先行
するｎ−インプランテーションを完全に補償しかつ反転
させるために十分なドースで、ｐ−チャンネルトランジ
スタの活性エリア上にｐ−型ドーパントのインプランテ
ーションを行う　（第５図）。
７、常法に従って、側面のスペーサ（８）を形成するた
めに絶縁物質（例えば酸化シリコン）の付着とエツチン
グを行う　（第６図）。
８、常法に従って、「ｎ０マスク（９）」を形成し、か
つｎ゛接合形成するためにｎ−型ドーパントのインプラ
ンテーションを行う（第７図）。
９、常法に従って、第２のｐ゛マスクＯ１を形成し、か
つｐ゛接合形成するためにｐ−型ドーパントのインプラ
ンテーションを行う　（第８図）。
１０、常法に従って、接点と相互接続ラインを形成し、
かつ製造プロセスの仕上げステップを実施する。
勿論当業者には周知であるように、本発明方法は、好適
に極性を反転することにより例えばｐ−ウェル及びツイ
ン−ウェルデバイスのような異なっり構造のデバイスの
製造にも適用することができる。更に、活性エリアを区
画し、分離構造（電界酸化物や埋設酸化物等）を形成し
、多結晶珪化物又は他の導電性物質又は多結晶シリコン
や珪化物の重なり層によるゲートを形成するための技術
や、特定のドーパント種や自己整列した珪化物のような
物質を使用して接合を形成し、酸化シリコンとは異なっ
た物質によりスペーサを形成するための種々の既知技術
を本発明の製造方法で十分良好に使用することができる
。
前記したプロセスのステップ５及び６は明らかに、第１
のインプランテーションの補償と反転が保証される限り
、異なった順序で実施するが及び／又は使用されるマス
クとドーパントの極性を反転させて実施することもでき
る。
本発明の改良された製造方法を特徴づけるステップ５及
び６に関するインプランテーションは、ｐ−チャンネル
トランジスタの活性エリア上及びｎ−チャンネルトラン
ジスタの活性エリア上の第１のインプラントされたドー
パントのドースが、ある特定のチャンネル極性のトラン
ジスタ上の引き続くマスクされたインプランテーション
により完全に補償され反転されて、ドーパントの全活性
濃度が約１０１６原子／　ｃｒＡの効果的な濃度を有す
る効果的な弱くドープされたドレーン領域（ＬＤＤ）を
形成するために十分になるように、実施されることが必
須である。
（実施例） 異なった組み合わせのｎ−及びｐ−のインプランテーシ
ョンと０．８μｍのゲート長さを有する集積ｐ−チャン
ネルトランジスタを、異なったプロセスステップを実施
するための実質的に標準的な操作に従いながら、プロセ
スステップの標準的な順序に関しては本発明の−Ｂ様に
従って修正された多結晶シリコンゲー）ＣＭＯ３製造方
法により、ｐ−型単結晶シリコン上に形成した。
６０ＫｅＶで行ツタ３　ＸＩＯ”原子／ｃｆｆｌ（７）
　）’−スノマスクを使用しないリンのインプランテー
ション（上述の一連のプロセスのステップ５）により形
成されたｎ−ウェル領域上に、ＢＦ、を利用し６゜Ｋｅ
Ｖでインプラントされたそれぞれ４．７、及びｌ０ＸＩ
ＯＩ３原子／ｃｔｌの異なった硼素Ｆ−ス（ｐ−）（上
述の一連のプロセスのステップ６）を試験した。
３種の全ての場合において、このように形成されたｐ−
チャンネルトランジスタは、意図された最大サプライ電
圧である１２Ｖまで満足に機能し、直線領域で約−１，
Ｉ　Ｖ−のしきい電圧を有することが証明された。
同じプロセスにより製造され、０．６μｍの減少したゲ
ート長さを有するトランジスタも、５ｖの低いサプライ
電圧で満足できるように動作し、ｐ゛接合ブレークダウ
ン電圧は本発明の一態様により形成された弱くドープさ
れたドレーン構造を有しないｐ′″接合のブレークダウ
ン電圧よりもがなり高かった。
【図面の簡単な説明】
第１図、第２図、第３図、第４図、第５図、第６図、第
７図及び第８図は、それぞれ本発明に係わる製造方法に
よるステップを例示する断面図である。 特許出願人　　工ッセヂエッセートムソンマイクロエレ
クトロニクス

Claims (2)

    【特許請求の範囲】
  1. （１）第１の極性の単結晶シリコン基板中に第２の極性
    のウェル領域を形成し、デバイスのフロントに活性エリ
    アを区画するための分離構造を形成し、少なくとも前記
    活性エリア上にゲート酸化物層を形成し、前記活性エリ
    ア内の分離ゲート酸化物層上にゲートを形成し、前記ゲ
    ートの側面近傍に弱くドープされたドレーン領域を形成
    し、前記ゲートの側面に沿って絶縁物質のスペーサを形
    成し、マスキングを行いｎ−チャンネルトランジスタ用
    の強くドープされたドレーン領域を形成するためにｎ−
    型ドーパントのインプランテーションを行い、マスキン
    グを行いｐ−チャンネルトランジスタ用の強くドープさ
    れたドレーン領域を形成するためにｐ−型ドーパントの
    インプランテーションを行い、接点の開口と相互接続ラ
    インの形成を行うことを含んで成る、その中に前記第１
    の極性のチャンネルを有するトランジスタが形成されそ
    の外に前記第２の極性のチャンネルを有するトランジス
    タが形成されている前記第２の極性の深いウェル拡散部
    が形成されている前記第１の極性のドープされた単結晶
    シリコン基板上に集積されたＣＭＯＳデバイスの製造方
    法において、 前記ゲートの形成後で前記スペーサの形成前に、（ａ）
    マスクを利用することなく、前記活性エリア内にそれぞ
    れの極性の弱くドープされたドレーン領域を形成するた
    めに十分なドーズの前記第１及び第２の極性のいずれか
    のドーパントをインプラントし、 （ｂ）前記ステップ（ａ）でマスキングすることなくイ
    ンプラントされたドーパントの極性と同じチャンネル極
    性を有するトランジスタの活性エリアをマスキングし、 （ｃ）前記ステップ（ａ）でインプラントされたドーパ
    ントの極性と逆の極性のドーパントを、前記逆極性のチ
    ャンネルを有するトランジスタの活性エリア内の前記逆
    極性の弱くドープされたドレーン領域を形成するための
    前記した先行するインプランテーションの極性を補償し
    反転させるに十分な量のドースだけインプラントする、 ことを含んで成る各ステップを実施することにより、両
    極性のトランジスタにおける単一のマスキング操作によ
    り、前記弱くドープされたドレーン領域を形成すること
    を特徴とするＣＭＯＳデバイスの製造方法。
  2. （２）各ステップの実施の順序が、ステップ（ｂ）、ス
    テップ（ｃ）、次いでステップ（ａ）である請求項１に
    記載の方法。
JP1202260A 1988-08-04 1989-08-03 長さの短いゲートと弱くドープされたドレーンを有するｃｍｏｓ集積デバイスの製造方法 Pending JPH0276256A (ja)

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