JPH0276318A - クロック信号を同期させる装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロック信号をパルスに同期させるための方
法および装置に関するものである。

〔従来技術〕

パルス特に正規パルス列に、同期させるクロック信号を
発生するための共通の要求がある。過去にはこのことは
、高周波数のクロック信号をカウンタ、すなわち最終出
力が低周波数になる４分周カウンタのようなカウンタに
供給して達成されていた。パルスは、カウンタにリセッ
トパルスとして送られる。その結果、リセットパルスが
発生する毎に、カウンタはリセットされ出力クロック信
号は、そのときリセットパルスに同期する。

〔発明が解決しようとする課題〕

このアプローチには、不利な点がある。第１は、出力ク
ロック信号を入力と出力のクロック信号の比の精度内で
（上記の４分周カウンタの場合は１／４）同期されるの
みであり、第２は最初のクロック周波数が、要求される
真の出力クロック周波数の倍数であることが必要である
。この後者の要求は、問題である。と言うのは、一般的
に、高周波域の信号を発生させるために、オリジナル周
波数を逓倍する回路を備える必要があり、この回路は、
増倍率が増加するにつれ、位相ジッタが発生しやすくな
ることである。このことは、入力と出力のクロック速度
の比が、より高い精度を出すために高い場合は、高クロ
ック速度で特に問題である。

〔課題を解決するための手段〕

本発明の１つの見地によれば、クロック信号をパルスに
同期する方法は、所望のクロック信号の周波数に等しい
周波数の第１クロック信号を備えることよりなる。すな
わち、第１クロック信号に対して、時間遅延が第１クロ
ック信号の周期より小さい、多くの時間遅延信号（ａ　
ｎｕｍｂｅｒ　ｏｆ　ｔｉｍｅｄｅｌａｙｅｄ　ｖｅｒ
ｓｉｏｎｓ）を発生させ、第１クロック信号の時間遅延
信号とパルス発生時のオリジナルクロック信号（ｏｒｉ
ｇｉｎａｌ　ｃｌｏｃｋ　ｓｉｇｎａｌ）　　とを比較
することである。そして、所望のクロック信号としてパ
ルスの発生時に近い状態に変化した第１クロック信号の
１つの時間遅延信号を選ぶことである。

本発明の第２の見地によれば、クロック信号をパルスに
同期させる装置は、所望のクロック信号の周波数に等し
い周波数の第１クロック信号を発生するクロック信号発
振器と、第１クロック信号の周期より小さい第１クロッ
ク信号の時間遅延信号を多く発生させるために、第１ク
ロック信号が供給される遅延手段と、第１クロック信号
の時間遅延信号とパルス発生時のオリジナルクロック信
号とを比較し、所望のクロック信号として、パルスの発
生時と近い状態に変化した第１クロックの遅延信号の１
つを選ぶ比較手段とよりなる。

クロック信号を同期する以前の方法と対照して、本発明
では、低周波クロック発振器を用いることを可能にして
いるので、従って上記の位相ジッタの問題を減少させる
。その上、もし全素子を経た全遅延が少くとも１クロッ
クの周期であるような十分大きな遅延の素子があるとす
れば遅延時間の短い遅延素子を選べば、より高精度が達
成できるわけである。

各時間遅延は、代表的には、同じ期間のものであり、（
これは重要なことではないが）きた時間遅延は第１クロ
ック信号の周期の１部分より少なく、その１部分は、そ
のパルスにクロック信号を同期させるのに望ましい精度
に比し、等しいか少ない値である。

〔作　用〕

１例では、遅延手段は、多くの直列に並んだ遅延回路よ
りなり、上流の遅延回路から受けた入力クロック信号に
基づいて、時間の遅れを各が分担する。望ましい例では
、遅延手段は、タップ付の遅延線で例えばＴ″ＴＬＴＬ
ロジツク作されたものからなり第１クロック信号の各時
間遅延信号は比較回路に並列に供給される。

他の例では、遅延手段がクロック信号発振器に接続され
た直列入力ポートを持つシフトレジスタよりなり、又シ
フトレジスタのシフト率（ｓｈｉｆｔ　ｒａｔｅ）を制
御する第１クロック信号より高い周波数の第２クロック
信号を発生する手段は、 シフトレジスタの並列出力ポートの各が第１クロック信
号の種々の遅延信号を準備する比較手段に接続されてい
る。代表としては、第２クロック揄号発生手段は、周波
数逓倍器よりなり、これにはまた第１クロック信号が供
給されている。代表例として、比較手段は、第１クロッ
ク信号の各時間遅延信号が供給されているラッチよりな
る。マルチプレクサには第１のクロック信号の各時間遅
延信号が供給されている。また論理手段は、パルスに応
するラッチが論理手段をパルス時に、ラッチの内容を比
較させ、且つパルスに対して最も近い状態に変える第１
クロック信号の時間遅延信号を選ばさせる。論理手段は
マルチプレクサに、第１クロック信号の選択された遅延
信号を出力するように制御する手段である。

この方法は、特にクロック信号を正規パルスに同期させ
るのに適しており、各パルス発生に関して繰返された段
階（ｓｔｅｐｓ）を踏むものである。

本発明の１つに重要な応用は、記録媒体の上に記録ビー
ムの位置が正確に制御される必要のあるラスクイメージ
アウトプットスキャニング（ｒａｓｔｅｒｉｍａｇｅ　
０ｕｔｐｕｔ　ｓｃａｎｎｉｎｇ）の分野であって、こ
の場合は、各クロックパルスは代表として単一のイメー
ジ画素に対応するものである。

〔実施例〕

本発明による装置と方法の２つの例を附図を参照して述
べよう。それは第１図は、装置の第１実施例のプログラ
ムである。

第２図は、第１図に示された装置の動作を示すパルスダ
イヤグラムである。

第３図は、装置の第２実施例のブロックダイヤグラムで
ある。

第１図に示された装置は、第２図Ａに示された固定周波
数の第１クロック信号を発生するクロック信号発振器を
含むものである。

このりｏ−７り信号はＮｅｗｐｏｒｔ　Ｍｉｃｒｏｔｅ
ｘ　５０４５０として用意されているタップ付遅延線２
に供給される。

掛替に、遅延部品としては、一連の直列の集積回路の論
理素子が用いられる。この簡単な例では９つの異なった
時間遅延が、オリジナルクロック信号に対して、分担さ
れている。各時間遅延はクロック周期の１７１０より大
である。オリジナルクロック信号は、各時間遅延変形信
号と共に、ラッチ３に、夫々の出力ラインに沿って供給
される。クロック信号の最初の２つの遅延信号は、夫々
第２図Ｂ、Ｃに示されており、第２図Ａ−Ｃの信号は、
ラッチ３に線４〜６を経て供給されている。加えて、オ
リジナル信号と遅延信号はマルチプレクサ７に並列に与
えられる。

実際には、クロック周波数は２０ＭＨｚのオーダーであ
り、また多くの時間遅延信号は各遅延時間５＋１秒で発
生されている。ラッチ３は、ライン８でラッチに供給さ
れる同期パルスにより起動される。

この同期パルスは、種々の方法で発生されるがしかし回
転するドラムを利用するイメージスキャニング装置の場
合には、従来の方法でドラムの完全回転を各感知するこ
とによって発生される。同期パルスは第２Ｄ図に示され
ている。同期パルスを受けると、ラッチ３は、タップ付
遅延線２から、供給される各信号の現在の状態を１か０
の値のシリーズとしてラッチする。例えば、もしパルス
が第２図りに示された点で起きると、ラッチ３の最初の
２つの位置は、２進数字１を含み、残りは０を含むよう
になる。

ラッチ３の内容は、２進数字の中に１から０になる鱒位
点からある場所を決定する論理回路９に供給される。論
理回路９は、その変換点の各側でクロック信号の遅延信
号の１つを選択する。論理回路９は変換点に近いどのク
ロック信号の遅延信号がパルスに時間的に最も近いかを
決めることはできないが、しかし回路９はその遅延信号
が２進数字１のラッチの位置に対応しているか、０のラ
ッチの位置に対応しているかを選択するブリプログラム
（Ｐｒｅ−Ｐｒｏｇｒａｍｍｅｄ）になッテイる。

論理回路９によってなされる決定は、２進数字１の信号
を運び一方で残りの２進数字０の信号を運ぶ選択された
遅延信号に対応する１０本のセットの出力ライン１つに
よってマルチプレクサに運ばれる。マルチプレクサ７は
、最終の出力クロック信号を構成するため、入力ライン
の１つから出力ライン１０へクロック信号に対する適切
な遅延信号に韓するべく、２進数字１を運び単一の線に
応答する。同期パルスが起る毎に、新しい情報がラッチ
３にラッチされ、且つそのプロセスは繰返される。

第３図は第１図に示された装置を改修した形式を示した
ものでタップ付遅延線２を、クロック発振器１と結合し
ている一連のデータ入力をもつシフトレジスタ１１に代
えたものである。シフトレジスタ１１は、またクロック
発振器１からのクロック信号が与えられているＮ倍の周
波数逓倍器１２から得ているクロック信号により刻時（
ｃｌｏｃｋｅｄ）　　されている。１例を、Ｎ＝１０と
しよう。シフトレジスタ１１は、従来形式のものであり
、もしオリジナルクロック周波数の１０倍の周波数で刻
時されているならば、それは単一のクロック周期に対応
して、その中に５つの２進数字０を含み、且つ５つの２
進数字１を含む。従って、ラッチ３に並列に接続されて
いる、シフトレジスタ１１の並列な出力ポート上には、
種々の、オリジナルクロック信号の時間遅延信号が現れ
る。第３図に示された装置についての残りの動作は、第
１図の例と全（同じである。

さて、簡単に第３図の例の利点を従来の配置のものにつ
いて考える。

代表的な２０ＭＨｚのクロック率で、そのクロック周期
の１７１０以内でそのクロックをパルスに同期させる要
求のある場合を考えよう。

これを行なうためには、従来は２０ＭＨｚクロックを２
００ＭＬにまで倍周する周波数逓倍を必要とし、そに、
１０分周カウンタを用いている。もし周波数が、周波数
逓倍器の出力でジッタが一応１％とすると、（これは実
際に期待されるより多いが）その時は、クロックは時に
は１％速い。すなわち２０１ＭＨｚの周波数になり、ま
た他の時には１９９ＭＨｚになり、１％遅くなるかもし
れぬ。同期分周器において、１０の率（ｆａｃｔｏｒ　
ｏｆｌＱ）でクロックを分周したとしても、画素がフィ
ルム媒体の中に、位置する割合で１％の誤差がまだある
のであって、（デバイスがスキャニング応用に用いられ
たと仮定すると）、またこのことは、ラスクパターンに
重大な位置の違いを支え、得られた像を使用不可能なも
のにさせるであろう。

然しなから、今パルス同期器（ｓｙｎｃｈｒｏｎｉｓｅ
ｒ）の場合を考えると、そこでは遅延はオリジナル信号
すなわち２０ＭＨｚの入力信号をもつレジスタ１１が附
与されている。シフト信号は、上記の如く１％のジッタ
で周波数が１０倍になったオリジナルクロックである。

さて、我々は、クロック読出しスピードが正しくても、
しかし各クロックパルスの始めの位相が、その正しい位
置の１％の範囲で変ることが分る。

その目的は、クロック周期の１０％の間で、パルスに対
してクロックを同期させることであるので、２００ＭＨ
ｚで１％ジッタの結果は、シフトレジスタにより与えら
れる同等の時間遅延は、２０ＭＨｚ周期の１０％の正規
位置から１％変化をする、すなわち、２０ＭＨｚクロッ
ククロックパルス遅延信号の正確な位置は、２０ＭＨｚ
クロックの周期の０．１％の変化をすることになり、そ
れ故、周波度逓倍器がまだ１％ジッタを生ずるとは言え
、画素の位置違いは今や実質的に減少しているのである
。

２０Ｍ）ｌｚで周期分周器を経たのちのクロック周波数
が１％のジッタをもったままの場合、そのとき、６００
ｍｍの長さのラインの尾を引く画素（ｔｒａｉｌｉｎｇ
ｐｉｘｅｌ）の位置は、近傍の線から（Ｈｍまで変位す
るであろう。（パルス同期は近接のラインが次々に°ス
タートすることを保証するのみである。最終の位置は、
クロックおよび記録材料上のスポットの直線的な位置に
よる。）然しながら、新しいパルス同期の方法を使用す
る場合には、２００ＭＨｚの正規のクロックをもつこと
によって、シフトレジスタの各ステージは、５０ピコ秒
の偏差をもつ近似的に５ナノ秒の遅延を生じるであろう
。

それ故、２０ＭＨｚクロック信号が、絶対的に安定で書
込みスピードが一定であると仮定すると、新同期回路を
用いる各ライン最後の画素は、正しい位置におかれるで
あろう。そして位置誤差は、（ジッタによる）正しい位
置の１０％±０．１％である。

各ラインにおける最後の画素は、それ数位置の違いは、
近傍から６Ｍもなく、代表的には１５μｍくらいのもの
である。これは眞に無視し得るものであり、そして恐ら
く全く測定できないものである。

それ故、この例の２００Ｍ）Ｉｚの発振器における位相
ジッタは、４許容できぬ問題から無意味な問題にまで、
減少したのである。

最後に、もし遅延素子を経た全遅れが（遅延線２または
シフトレジスタ１１）クロック信号の周期より大である
としても、これらの回路は、可変周期のクロックの位相
同期に用いられることは注目されるべきことである。

〔発明の効果〕

以上詳記した如く、本発明によると、クロック発振器に
低周波数を用いることが可能となり、また第２の実施例
に見られるように、シフトレジスタを用い、第１クロッ
ク信号とは別に高周波数の第２のクロック信号で制御し
ても従来問題になった位相ジッタの影響は、直接には無
くなり、クロック信号を安定した形で同期することがで
き、ラスクイメージアウトプットスキャニングの分野を
含む広い分野への応用を為し得る工業上有意義な発明で
ある。

【図面の簡単な説明】

第１図は、本発明による装置の第１実施例のブロックダ
イヤグラム、 第２図は、第１図の装置の動作を示すパルスダイヤグラ
ム、第３図は本発明による装置の第２実施例のブロック
ダイヤグラムである。 １・・・クロック発振器、　２・・・タップ付遅延線、
３・・・ラッチ、　　　　　　４，５．６・・・ライン
、７・・・マルチプレクサ、 訃・・同期信号入力ライン、 ９・・・論理回路、　　　　１０・・・出力ライン、１
１・・・シフトレジスタ、１２・・・ＸＮ周波数逓倍器
、Ａ（第２図）・・・第１クロック周波数、Ｂ、Ｃ（第
２図）・・・時間遅延信号、Ｄ（第２図）・・・同期パ
ルス。

Claims (1)

1. 【特許請求の範囲】 １、クロック信号をパルスに同期させる方法であり、そ
   の方法は所望のクロック信号の周波数に等しい周波数の
   第１クロック信号（第２図Ａ）を供給すること。第１ク
   ロック信号に対し、時間遅れが第１クロック信号の周期
   により短い多くの時間遅延信号（第２図Ｂ、Ｃ）を発生
   させること、第１クロック信号の時間遅延信号と、オリ
   ジナルクロック信号とをパルス起動時に比較すること、
   およびそのパルス起動時に近い状態に変化させた第１ク
   ロック信号の遅延信号の１つを所望のクロック信号とし
   て選択することを特徴とするクロック信号をパルスに同
   期させる方法。 ２、クロック信号を正規パルスに同期させるために、そ
   の正規パルスの各発生時にその方法が繰返される段階を
   有することを特徴とする請求項１記載のクロック信号を
   パルスに同期させる方法。 ３、クロック信号をパルスに同期させる装置であり、そ
   の装置は所望のクロック信号の周波数に等しい周波数の
   第１クロック信号を発生させるクロック信号発振器（１
   ）と、第１クロック信号に対し、時間遅れが第１クロッ
   ク信号の周期より少である多くの時間遅延信号を発生さ
   せるために、第１信号が供給される遅延手段（２；１１
   ）と、第１クロック信号の時間遅延信号と、オリジナル
   クロック信号とをそのパルスの起動時の比較するため、
   およびそのパルスの起動時に近い状態に変化させた第１
   クロック信号の遅延信号の１つを所望のクロック信号と
   して選択するための比較手段（９）とよりなることを特
   徴とするクロック信号をパルスに同期させる装置。 ４、遅延手段が直列に配置された多くの遅延回路（２）
   よりなり、各回路は上流の遅延回路から受ける入力クロ
   ック信号に関して、夫々の時間遅延を挿入することを特
   徴とする請求項３記載のクロック信号をパルスに同期さ
   せる装置。 ５、遅延手段が、タップ付遅延線（２）よりなることを
   特徴とする請求項４記載のクロック信号をパルスに同期
   させる装置。 ６、遅延手段が、クロック信号発振器に接続された直列
   の入力ポートを持つシフトレジスタ（１１）と、そのシ
   フトレジスタのシフト率を制御するため第１クロック信
   号より高い周波数の第２クロック信号を発生する手段（
   １２）とよりなり、そこでシフトレジスタの並列出力ポ
   ートの各々が第１クロック信号の種々の遅延信号を提供
   する比較手段に接続されていることを特徴とする請求項
   ３記載のクロック信号をパルスに同期させる装置。 ７、第２クロック信号発生の手段は、第１クロック信号
   もまた供給されている周波数逓倍器（１２）よりなるこ
   とを特徴とする請求項６記載のクロック信号をパルスに
   周期させる装置。 ８、比較手段が、第１クロック信号の各時間遅延信号が
   供給されているラッチ（３）と、第１クロック信号の各
   時間遅延信号が供給されているマルチプレクサ（７）と
   、論理手段（９）とよりなり、ラッチ（３）は、論理手
   段（９）に、パルス時ラッチの内容を比較させ、且つパ
   ルスに最も近い状態に変える第１クロック信号の時間遅
   延信号を選ばせるようパルスに応答し、論理手段が第１
   クロック信号の選ばれた遅延信号を出力するマルチプレ
   クサを制御することを特徴とする請求項３乃至７の何れ
   にも記載のクロック信号をパルスに同期させる装置。