JPH087558B2 - 走査型表示回路の同期補償回路 - Google Patents
走査型表示回路の同期補償回路Info
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- JPH087558B2 JPH087558B2 JP1226090A JP22609089A JPH087558B2 JP H087558 B2 JPH087558 B2 JP H087558B2 JP 1226090 A JP1226090 A JP 1226090A JP 22609089 A JP22609089 A JP 22609089A JP H087558 B2 JPH087558 B2 JP H087558B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/05—Synchronising circuits with arrangements for extending range of synchronisation, e.g. by using switching between several time constants
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- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、走査型表示回路の同期補償回路に関し、特
にテレビ，ビデオ・ディスプレイ等の画面に文字や絵を
挿入する回路の走査クロックを基本クロックから得る同
期回路における同期ずれの補償回路に関する。
にテレビ，ビデオ・ディスプレイ等の画面に文字や絵を
挿入する回路の走査クロックを基本クロックから得る同
期回路における同期ずれの補償回路に関する。
従来、この種の同期回路を第５図のブロック図に示
す。入力端子１はシステム全体を動作させる基本クロッ
ク（以下システム・クロックという）そのもの、あるい
は分周、逓倍等をして得るクロックの入力端子である。
この端子１から入力されたクロックは、Ｋ段遅延回路２
によって第６図の様なクロックに展開される。この第６
図は、Ｋの値を７にとった例であり、１段あたりの遅延
時間は端子１に入力されるクロックの周期をＫ＋１であ
る８で割った値である。この第６図で遅延（１），遅延
（２）と記してあるのは、それぞれ遅延回路２の１段目
の出力、２段目の出力という意味である。
す。入力端子１はシステム全体を動作させる基本クロッ
ク（以下システム・クロックという）そのもの、あるい
は分周、逓倍等をして得るクロックの入力端子である。
この端子１から入力されたクロックは、Ｋ段遅延回路２
によって第６図の様なクロックに展開される。この第６
図は、Ｋの値を７にとった例であり、１段あたりの遅延
時間は端子１に入力されるクロックの周期をＫ＋１であ
る８で割った値である。この第６図で遅延（１），遅延
（２）と記してあるのは、それぞれ遅延回路２の１段目
の出力、２段目の出力という意味である。
選択信号発生回路4aはＫ段遅延回路２の出力を入力と
し、Ｎ段目の出力がロウレベル、Ｎ−１段目の出力がハ
イレベルなる関係が成立するとアクティブとなる（Ｋ＋
１）本の出力をもつ（Ｎは任意の値）。
し、Ｎ段目の出力がロウレベル、Ｎ−１段目の出力がハ
イレベルなる関係が成立するとアクティブとなる（Ｋ＋
１）本の出力をもつ（Ｎは任意の値）。
入力端子７に水平同期信号を与えると、タイミング発
生回路８は選択信号発生回路4aにＫ段遅延回路２の出力
を遮断し、直前の入力状態をラッチする信号を出力す
る。同時に、出力部９に出力をハイレベル、またはロウ
レベルの初期出力状態にする信号を出力する。これによ
り、選択信号発生回路4aは水平同期信号が与えられる毎
に、水平同期信号からほぼ一定の時間後にハイレベルに
なるＫ段遅延回路２の出力クロックのいずれかを選択す
る信号を出力する。選択回路12aは選択信号発生回路4a
の出力信号に従って、Ｋ段遅延回路２の出力クロックの
いずれかを出力部９に出力し、この出力部９は一定の初
期状態から出力端子13へそのクロックを出力する。この
ようにして、水平同期信号と走査クロックの相対関係が
遅延回路の一段分の遅延時間を最大とする範囲におさえ
た走査クロックを得るものである。
生回路８は選択信号発生回路4aにＫ段遅延回路２の出力
を遮断し、直前の入力状態をラッチする信号を出力す
る。同時に、出力部９に出力をハイレベル、またはロウ
レベルの初期出力状態にする信号を出力する。これによ
り、選択信号発生回路4aは水平同期信号が与えられる毎
に、水平同期信号からほぼ一定の時間後にハイレベルに
なるＫ段遅延回路２の出力クロックのいずれかを選択す
る信号を出力する。選択回路12aは選択信号発生回路4a
の出力信号に従って、Ｋ段遅延回路２の出力クロックの
いずれかを出力部９に出力し、この出力部９は一定の初
期状態から出力端子13へそのクロックを出力する。この
ようにして、水平同期信号と走査クロックの相対関係が
遅延回路の一段分の遅延時間を最大とする範囲におさえ
た走査クロックを得るものである。
上述した従来の走査型管表示の同期回路は、遅延回路
２の遅延時間が製造上のばらつきや、温度の変化等によ
って設定値より縮んだ場合は、第７図のタイミング図に
示す様なクロックとなり、遅延回路２の７段目の出力が
立上ってから次の基本クロックが立上るまでの間は水平
同期信号が入っても適切なタイミング関係となるクロッ
クがなくなってしまう。また、その遅延時間が伸びた場
合は、第８図のタイミング図に示す様なクロックとな
り、この第８図では、２段目の出力と７段目の出力が同
一周期内で発生してしまい、走査クロックが正しく発生
されず誤動作してしまうので実用には耐えられなくなっ
た。
２の遅延時間が製造上のばらつきや、温度の変化等によ
って設定値より縮んだ場合は、第７図のタイミング図に
示す様なクロックとなり、遅延回路２の７段目の出力が
立上ってから次の基本クロックが立上るまでの間は水平
同期信号が入っても適切なタイミング関係となるクロッ
クがなくなってしまう。また、その遅延時間が伸びた場
合は、第８図のタイミング図に示す様なクロックとな
り、この第８図では、２段目の出力と７段目の出力が同
一周期内で発生してしまい、走査クロックが正しく発生
されず誤動作してしまうので実用には耐えられなくなっ
た。
本発明の目的は、このような問題を解決し、計算上の
遅延クロックを予め２周期分用意し、遅延回路の遅延時
間が製造上のばらつきや、温度の変化等によって設計値
より縮んだ場合にも水平同期信号と適切なタイミング関
係となるクロックが発生でき、また同一周期内で複数の
クロックが発生されない様、不要なクロックの出力を禁
止できるようにした走査型表示回路の同期補償回路を提
供することにある。
遅延クロックを予め２周期分用意し、遅延回路の遅延時
間が製造上のばらつきや、温度の変化等によって設計値
より縮んだ場合にも水平同期信号と適切なタイミング関
係となるクロックが発生でき、また同一周期内で複数の
クロックが発生されない様、不要なクロックの出力を禁
止できるようにした走査型表示回路の同期補償回路を提
供することにある。
本発明の走査型表示回路の同期補償値回路の構成は、
システム・クロックから得られたクロックを入力端子か
ら入力し、１段あたりの遅延時間をそのクロックの周期
T1をＫ＋１で割った値T1/（Ｋ＋１）にとったＫ段直列
接続の遅延回路と、このＫ段直列接続の遅延回路の出力
を入力とし１段あたりの遅延時間をT1/LにとったＬ段直
列接続の遅延回路と、表示回路の水平同期信号を入力端
子から入力しラッチ信号およびリセット信号を出力する
タイミング発生回路と、前記Ｋ段の遅延回路の入力クロ
ックからその（Ｋ−１）/2段目までの出力を入力とし、
そのうちＮ段目の出力がロウレベル、Ｎ−１段目の出力
がハイレベルなる関係が成立するとアクティブとなる
（Ｋ＋１）/2本の出力をもち前記ラッチ信号によってそ
の出力状態を保持する第１のクロック選択信号発生回路
と、前記Ｋ段の遅延回路の（Ｋ＋１）/22段目からＫ段
目までの出力を入力とし前記第１のクロック選択信号発
生回路と同機能をもつ第２のクロック選択信号発生回路
と、前記Ｋ段の遅延回路のＫ＋１段目からＫ＋Ｌ段目ま
での出力を入力とし前記第１のクロック選択信号発生回
路と同機能をもつ第３のクロック選択信号発生回路と、
前記第１のクロック選択信号発生回路からアクティブ信
号が出力された時に前記第２のクロック選択信号発生回
路の出力を禁止する第１の禁止回路と、前記第１および
第２の各クロック選択信号発生回路からアクティブ信号
が出力発生された時に前記第３のクロック選択信号発生
回路の出力を禁止する第２の禁止回路と、前記第１から
第３のクロック選択信号発生回路の出力に従って前記各
遅延回路の入力クロックおよびこれら遅延回路の各出力
クロックのうち、Ｎ−１段目の出力クロックがハイレベ
ルでかつＮ段目の出力クロックがロウレベルであるＮ段
目のクロックを選択するクロック選択回路と、このクロ
ック選択回路の出力を前記リセット信号に同期して出力
するクロック出力部とを有することを特徴とする。
システム・クロックから得られたクロックを入力端子か
ら入力し、１段あたりの遅延時間をそのクロックの周期
T1をＫ＋１で割った値T1/（Ｋ＋１）にとったＫ段直列
接続の遅延回路と、このＫ段直列接続の遅延回路の出力
を入力とし１段あたりの遅延時間をT1/LにとったＬ段直
列接続の遅延回路と、表示回路の水平同期信号を入力端
子から入力しラッチ信号およびリセット信号を出力する
タイミング発生回路と、前記Ｋ段の遅延回路の入力クロ
ックからその（Ｋ−１）/2段目までの出力を入力とし、
そのうちＮ段目の出力がロウレベル、Ｎ−１段目の出力
がハイレベルなる関係が成立するとアクティブとなる
（Ｋ＋１）/2本の出力をもち前記ラッチ信号によってそ
の出力状態を保持する第１のクロック選択信号発生回路
と、前記Ｋ段の遅延回路の（Ｋ＋１）/22段目からＫ段
目までの出力を入力とし前記第１のクロック選択信号発
生回路と同機能をもつ第２のクロック選択信号発生回路
と、前記Ｋ段の遅延回路のＫ＋１段目からＫ＋Ｌ段目ま
での出力を入力とし前記第１のクロック選択信号発生回
路と同機能をもつ第３のクロック選択信号発生回路と、
前記第１のクロック選択信号発生回路からアクティブ信
号が出力された時に前記第２のクロック選択信号発生回
路の出力を禁止する第１の禁止回路と、前記第１および
第２の各クロック選択信号発生回路からアクティブ信号
が出力発生された時に前記第３のクロック選択信号発生
回路の出力を禁止する第２の禁止回路と、前記第１から
第３のクロック選択信号発生回路の出力に従って前記各
遅延回路の入力クロックおよびこれら遅延回路の各出力
クロックのうち、Ｎ−１段目の出力クロックがハイレベ
ルでかつＮ段目の出力クロックがロウレベルであるＮ段
目のクロックを選択するクロック選択回路と、このクロ
ック選択回路の出力を前記リセット信号に同期して出力
するクロック出力部とを有することを特徴とする。
〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。入力
端子１は、システム全体を動作させるシステム・クロッ
クそのもの、あるいは分周、逓倍等をして得るクロック
（以下基本クロックという）を入力する。この端子１か
ら入力されたクロックはＫ段遅延回路２、およびＬ段遅
延回路３によって、第２図のタイミング図の様なクロッ
クに展開される。この第２図は、Ｋの値を７、Ｌの値を
４にとった例であり、１段あたりの計算上の遅延時間
は、Ｋ段遅延回路２の方は端子１に入力されるクロック
の周期をＫ＋１である８で割った値、Ｌ段遅延回路３の
方は端子１に入力されるクロックの周期をＬである４で
割った値である。遅延（K1）、遅延（L2）と記してある
のは、それぞれＫ段遅延回路２の１段目の出力、Ｌ段遅
延回路３の２段目の出力という意味である。
端子１は、システム全体を動作させるシステム・クロッ
クそのもの、あるいは分周、逓倍等をして得るクロック
（以下基本クロックという）を入力する。この端子１か
ら入力されたクロックはＫ段遅延回路２、およびＬ段遅
延回路３によって、第２図のタイミング図の様なクロッ
クに展開される。この第２図は、Ｋの値を７、Ｌの値を
４にとった例であり、１段あたりの計算上の遅延時間
は、Ｋ段遅延回路２の方は端子１に入力されるクロック
の周期をＫ＋１である８で割った値、Ｌ段遅延回路３の
方は端子１に入力されるクロックの周期をＬである４で
割った値である。遅延（K1）、遅延（L2）と記してある
のは、それぞれＫ段遅延回路２の１段目の出力、Ｌ段遅
延回路３の２段目の出力という意味である。
選択信号発生回路４は基本クロックからＫ段遅延回路
２の３段目の出力を入力とし、Ｎ段目の出力がロウレベ
ル、Ｎ−１段目の出力がハイレベルなる関係が成立する
とアクティブとなる４本の出力をもつ（Ｎは任意と
値）。更に、４本の出力のうちいずれか１本でもアクテ
ィブになるとアクティブになる１本の禁止信号の出力を
もつ。なお、基本クロックに対するＮ−１とはＬ段遅延
回路３の４段目の出力である。選択信号発生回路５は、
Ｋ段遅延回路２の４段目から７段目の出力を入力とし、
選択信号発生回路４と同様の４本の出力と禁止信号出力
をもつ。選択信号発生回路６は、Ｌ段遅延回路３の１段
目から４段目の出力を入力とし、選択信号発生回路４と
同様の４本の出力をもつが、禁止信号出力は無い。選択
信号発生回路４の禁止出力がアクティブとなると、禁止
回路10および禁止回路11がそれぞれ選択信号発生回路
５、選択信号発生回路６の４本ずつ出力を禁止する。選
択信号発生回路５の禁止出力がアクティブとなると、禁
止回路11が選択信号発生回路６の４本の出力を禁止す
る。
２の３段目の出力を入力とし、Ｎ段目の出力がロウレベ
ル、Ｎ−１段目の出力がハイレベルなる関係が成立する
とアクティブとなる４本の出力をもつ（Ｎは任意と
値）。更に、４本の出力のうちいずれか１本でもアクテ
ィブになるとアクティブになる１本の禁止信号の出力を
もつ。なお、基本クロックに対するＮ−１とはＬ段遅延
回路３の４段目の出力である。選択信号発生回路５は、
Ｋ段遅延回路２の４段目から７段目の出力を入力とし、
選択信号発生回路４と同様の４本の出力と禁止信号出力
をもつ。選択信号発生回路６は、Ｌ段遅延回路３の１段
目から４段目の出力を入力とし、選択信号発生回路４と
同様の４本の出力をもつが、禁止信号出力は無い。選択
信号発生回路４の禁止出力がアクティブとなると、禁止
回路10および禁止回路11がそれぞれ選択信号発生回路
５、選択信号発生回路６の４本ずつ出力を禁止する。選
択信号発生回路５の禁止出力がアクティブとなると、禁
止回路11が選択信号発生回路６の４本の出力を禁止す
る。
入力端子７に水平同期信号を与えると、タイミング発
生回路８は選択信号発生回路４〜６に遅延回路の出力を
遮断し、直前の入力状態をラッチする信号を出力する。
同時に、出力部９に出力をハイレベル、またはロウレベ
ルの初期出力状態にする信号を出力する。これにより選
択信号発生回路４〜６は水平同期信号が与えられる毎
に、水平同期信号からほぼ一定の時間後にハイレベルに
なるＫ段、またはＬ段遅延回路2,3の出力のいずれかを
選択する信号を出力する。選択信号発生回路４〜６の入
力がラッチされた時点では、第２図に示す様にＮ段目出
力がロウレベル、Ｎ−１段目出力がハイレベルなる関係
がＫ段遅延回路２の５段目の出力と、Ｌ段遅延回路３の
３段目出力で２箇所存在する。この場合、選択信号発生
回路５からの禁止信号によって禁止回路11からは選択信
号が出力されない。従って、選択回路12に対しＫ段遅延
回路２の５段目の出力のみを選択するよう指示が出るこ
とになる。選択回路12は、Ｋ段遅延回路２の５段目の出
力を出力部９に出力する。
生回路８は選択信号発生回路４〜６に遅延回路の出力を
遮断し、直前の入力状態をラッチする信号を出力する。
同時に、出力部９に出力をハイレベル、またはロウレベ
ルの初期出力状態にする信号を出力する。これにより選
択信号発生回路４〜６は水平同期信号が与えられる毎
に、水平同期信号からほぼ一定の時間後にハイレベルに
なるＫ段、またはＬ段遅延回路2,3の出力のいずれかを
選択する信号を出力する。選択信号発生回路４〜６の入
力がラッチされた時点では、第２図に示す様にＮ段目出
力がロウレベル、Ｎ−１段目出力がハイレベルなる関係
がＫ段遅延回路２の５段目の出力と、Ｌ段遅延回路３の
３段目出力で２箇所存在する。この場合、選択信号発生
回路５からの禁止信号によって禁止回路11からは選択信
号が出力されない。従って、選択回路12に対しＫ段遅延
回路２の５段目の出力のみを選択するよう指示が出るこ
とになる。選択回路12は、Ｋ段遅延回路２の５段目の出
力を出力部９に出力する。
第２図のタイムチャートのように、出力段リセット信
号がロウレベルとなりリセット解除すると出力端子13か
ら選択されたクロックが出力される。すると、Ｋ＋１＝
2Lなる関係に選んでおけば、Ｋ段遅延回路２の１段あた
りの遅延時間が製造ばらつきや温度変化等によって計算
値の半分になってしまっても、Ｌ段遅延回路３の一段あ
たりの遅延時間はＫ段遅延回路２の計算上の遅延時間に
なることになる。従って、第３図のタイミング図のよう
に、遅延時間が半分になっても、Ｌ段遅延回路３の２段
目の出力が選択されることになる。結局、水平同期信号
がどの時点出発生しても、水平同期信号とほぼ一定の相
対関係を保つクロックを得ることができる。
号がロウレベルとなりリセット解除すると出力端子13か
ら選択されたクロックが出力される。すると、Ｋ＋１＝
2Lなる関係に選んでおけば、Ｋ段遅延回路２の１段あた
りの遅延時間が製造ばらつきや温度変化等によって計算
値の半分になってしまっても、Ｌ段遅延回路３の一段あ
たりの遅延時間はＫ段遅延回路２の計算上の遅延時間に
なることになる。従って、第３図のタイミング図のよう
に、遅延時間が半分になっても、Ｌ段遅延回路３の２段
目の出力が選択されることになる。結局、水平同期信号
がどの時点出発生しても、水平同期信号とほぼ一定の相
対関係を保つクロックを得ることができる。
また、Ｋ段遅延回路２の１段あたりの遅延時間が計算
値の２倍になってしまっても、Ｋ段遅延回路２の一段あ
たりの遅延時間はＬ段遅延回路３の計算上の遅延時間に
なることになる。従って、第４図のタイミング図に示す
様にＮ段目の出力がロウレベル、Ｎ−１段目の出力がハ
イレベルなる条件を満たし、アクティブとなる選択信号
が４本出てしまう。しかも、禁止回路10,11によって第
４図の場合、第１の選択信号発生回路４から出力される
Ｋ段遅延回路３の３段目の出力のみが有効となり、第２
選択信号発生回路５の出力であるＫ段遅延回路の２の３
段目の出力、および第３の選択信号発生回路６の出力で
あるＬ段遅延回路３の２段目、４段目の出力は無効とな
る。
値の２倍になってしまっても、Ｋ段遅延回路２の一段あ
たりの遅延時間はＬ段遅延回路３の計算上の遅延時間に
なることになる。従って、第４図のタイミング図に示す
様にＮ段目の出力がロウレベル、Ｎ−１段目の出力がハ
イレベルなる条件を満たし、アクティブとなる選択信号
が４本出てしまう。しかも、禁止回路10,11によって第
４図の場合、第１の選択信号発生回路４から出力される
Ｋ段遅延回路３の３段目の出力のみが有効となり、第２
選択信号発生回路５の出力であるＫ段遅延回路の２の３
段目の出力、および第３の選択信号発生回路６の出力で
あるＬ段遅延回路３の２段目、４段目の出力は無効とな
る。
このようにして水平同期信号と相対の関係のずれがＬ
段遅延回路の一段分の遅延時間を最大とする範囲に抑さ
えた走査クロックを得ることができる。
段遅延回路の一段分の遅延時間を最大とする範囲に抑さ
えた走査クロックを得ることができる。
以上説明したように本発明は、１段あたりの遅延時間
をそのクロックの周期T1を（Ｋ＋１）で、割った値T1/
（Ｋ＋１）にとり、かつそのクロックを入力とするＫ段
直列接続の遅延回路と、１段あたりの遅延時間をT1/Lに
とり、かつＫ段直列接続の遅延回路の出力を入力とする
Ｌ段直列接続の遅延回路と、Ｋ段の遅延回路の入力クロ
ックから遅延回路の（Ｋ−１）/2段目までの出力、遅延
回路の（Ｋ＋１）/2段目からＫ段目までの出力、遅延回
路のＫ＋１段目からＫ＋Ｌ段目までの出力を入力とする
３つの選択信号発生回路と２つの禁止回路を設けること
により、製造上のばらつきや温度の変化等によって遅延
回路の遅延時間が計算値の半分になった場合から２倍に
なった場合でも、水平同期信号と相対の関係がほぼ一定
のクロックを得ることができ、管面表示を安定に行なう
ことができるという効果がある。従って、従来から実用
にならなかった技術を現実の商品に適用できる様にな
る。
をそのクロックの周期T1を（Ｋ＋１）で、割った値T1/
（Ｋ＋１）にとり、かつそのクロックを入力とするＫ段
直列接続の遅延回路と、１段あたりの遅延時間をT1/Lに
とり、かつＫ段直列接続の遅延回路の出力を入力とする
Ｌ段直列接続の遅延回路と、Ｋ段の遅延回路の入力クロ
ックから遅延回路の（Ｋ−１）/2段目までの出力、遅延
回路の（Ｋ＋１）/2段目からＫ段目までの出力、遅延回
路のＫ＋１段目からＫ＋Ｌ段目までの出力を入力とする
３つの選択信号発生回路と２つの禁止回路を設けること
により、製造上のばらつきや温度の変化等によって遅延
回路の遅延時間が計算値の半分になった場合から２倍に
なった場合でも、水平同期信号と相対の関係がほぼ一定
のクロックを得ることができ、管面表示を安定に行なう
ことができるという効果がある。従って、従来から実用
にならなかった技術を現実の商品に適用できる様にな
る。
第１図は本発明の一実施例のブロック図、第２図は第１
図のＫ段およびＬ段遅延回路の各段の出力波形と制御ク
ロックのタイムチャート、第３図は第２図のＫ段および
Ｌ段遅延回路の遅延時間が計算値の半分になった場合の
動作タイムチャート、第４図は第２図のＫ段およびＬ段
遅延回路の遅延時間が計算値の２倍になった場合の動作
タイムチャート、第５図は従来例のブロック図、第６図
は第５図のＫ段遅延回路の各段の出力波形と制御クロッ
クのタイムチャート、第７図は第５図のＫ段遅延回路の
遅延時間が計算値の半分になった場合の動作タイムチャ
ート、第８図は第５図のＫ段遅延回路の遅延時間が計算
値の２倍になった場合の動作タイムチャートである。 １……基本クロック入力端子、２……Ｋ段遅延回路（Ｋ
＝７）、３……Ｌ段遅延回路（Ｌ＝４）、４〜6,4a……
選択信号発生回路、７……水平同期信号入力端子、８…
…タイミング発生回路、９……出力部、10,11……禁止
回路、12,12a……選択回路、13……クロック出力端子。
図のＫ段およびＬ段遅延回路の各段の出力波形と制御ク
ロックのタイムチャート、第３図は第２図のＫ段および
Ｌ段遅延回路の遅延時間が計算値の半分になった場合の
動作タイムチャート、第４図は第２図のＫ段およびＬ段
遅延回路の遅延時間が計算値の２倍になった場合の動作
タイムチャート、第５図は従来例のブロック図、第６図
は第５図のＫ段遅延回路の各段の出力波形と制御クロッ
クのタイムチャート、第７図は第５図のＫ段遅延回路の
遅延時間が計算値の半分になった場合の動作タイムチャ
ート、第８図は第５図のＫ段遅延回路の遅延時間が計算
値の２倍になった場合の動作タイムチャートである。 １……基本クロック入力端子、２……Ｋ段遅延回路（Ｋ
＝７）、３……Ｌ段遅延回路（Ｌ＝４）、４〜6,4a……
選択信号発生回路、７……水平同期信号入力端子、８…
…タイミング発生回路、９……出力部、10,11……禁止
回路、12,12a……選択回路、13……クロック出力端子。
Claims (2)
- 【請求項１】システム・クロックから得られたクロック
を入力端子から入力し、１段あたりの遅延時間をそのク
ロックの周期T1をＫ＋１で割った値T1/（Ｋ＋１）にと
ったＫ段直列接続の遅延回路と、このＫ段直列接続の遅
延回路の出力を入力とし１段あたりの遅延時間をT1/Lに
とったＬ段直列接続の遅延回路と、表示回路の水平同期
信号を入力端子から入力しラッチ信号およびリセット信
号を出力するタイミング発生回路と、前記Ｋ段の遅延回
路の入力クロックからその（Ｋ−１）/2段目までの出力
を入力とし、そのうちＮ段目の出力がロウレベル、Ｎ−
１段目の出力がハイレベルなる関係が成立するとアクテ
ィブとなる（Ｋ＋１）/2本の出力をもち前記ラッチ信号
によって出力状態の保持する第１のクロック選択信号発
生回路と、前記Ｋ段の遅延回路の（Ｋ＋１）/2段目から
Ｋ段目までの出力を入力とし前記第１のクロック選択信
号発生回路と同機能をもつ第２のクロック選択信号発生
回路と、前記Ｋ段の遅延回路のＫ＋１段目からＫ＋Ｌ段
目までの出力を入力とし前記第１のクロック選択信号発
生回路と同機能をもつ第３のクロック選択信号発生回路
と、前記第１のクロック選択信号発生回路からアクティ
ブ信号が出力された時に前記第２のクロック選択信号発
生回路の出力を禁止する第１の禁止回路と、前記第１お
よび第２の各クロック選択信号発生回路からアクティブ
信号が出力発生された時に前記第３のクロック選択信号
発生回路の出力を禁止する第２の禁止回路と、前記第１
から第３のクロック選択信号発生回路の出力に従って前
記各遅延回路の入力クロックおよびこれら遅延回路の各
出力クロックのうち、Ｎ−１段目の出力クロックがハイ
レベルでかつＮ段目の出力クロックがロウレベルである
Ｎ段目のクロックを選択するクロック選択回路と、この
クロック選択回路の出力を前記リセット信号に同期して
出力するクロック出力部とを有することを特徴とする走
査型表示回路の同期補償回路。 - 【請求項２】Ｋ段の遅延回路の遅延時間T1/（Ｋ＋１）
がＬ段の遅延回路の遅延時間T1/Lの２分の１の関係にあ
る請求項（１）記載の走査型表示回路の同期補償回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226090A JPH087558B2 (ja) | 1989-08-30 | 1989-08-30 | 走査型表示回路の同期補償回路 |
| EP90116651A EP0416465B1 (en) | 1989-08-30 | 1990-08-30 | Synchronization compensating circuit for use in scanning type display circuit |
| US07/574,872 US5101118A (en) | 1989-08-30 | 1990-08-30 | Synchronization compensating circuit for use in scanning type display circuit |
| DE69017986T DE69017986T2 (de) | 1989-08-30 | 1990-08-30 | Synchronisationskompensierungsschaltung zur Anwendung in einer Abtastwiedergabeschaltung. |
| KR1019900013463A KR930011287B1 (ko) | 1989-08-30 | 1990-08-30 | 동기 보상회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226090A JPH087558B2 (ja) | 1989-08-30 | 1989-08-30 | 走査型表示回路の同期補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JPH087558B2 true JPH087558B2 (ja) | 1996-01-29 |
Family
ID=16839667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0416465B1 (ja) |
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| KR (1) | KR930011287B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 1990-08-30 DE DE69017986T patent/DE69017986T2/de not_active Expired - Fee Related
- 1990-08-30 US US07/574,872 patent/US5101118A/en not_active Expired - Fee Related
- 1990-08-30 KR KR1019900013463A patent/KR930011287B1/ko not_active Expired - Fee Related
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|---|---|
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| EP0416465A3 (en) | 1991-11-06 |
| US5101118A (en) | 1992-03-31 |
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