JPH0276491A - 擬似同期信号打込回路 - Google Patents
擬似同期信号打込回路Info
- Publication number
- JPH0276491A JPH0276491A JP63227521A JP22752188A JPH0276491A JP H0276491 A JPH0276491 A JP H0276491A JP 63227521 A JP63227521 A JP 63227521A JP 22752188 A JP22752188 A JP 22752188A JP H0276491 A JPH0276491 A JP H0276491A
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- JP
- Japan
- Prior art keywords
- signal
- pulse
- control signal
- level
- video signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はビデオテープレコーダ（ＶＴＲ）における特殊
再生時等にビデオ信号に擬似同期信号を打込む擬似同期
信号打込回路に関ｌる。
再生時等にビデオ信号に擬似同期信号を打込む擬似同期
信号打込回路に関ｌる。
（従来の技術）
従来この種のＶＴＲに搭載される擬似同期信号打込回路
は第３図に示すような構成を有している。即ち、映像信
号の輝度信号１００はシンクチップクランプ回路１にて
電圧■１にシンクチップクランプされた後、混合回路２
にて色信号２００と混合されて映像信号１１０となり、
この信号が擬似同期信号打込用のスイッチ回路３に入力
される。ここで、擬似垂直同期信号を打込むための制御
信号３００は第４図（Ａ）に示すような波形、即ち、“
ト１゛” ＯＰ Ｅ Ｎ ”、“［−″レベルの３値を
有しており、これが抵抗Ｒ１、Ｒ２から成る分圧回路を
介してスイッチ回路３に入力される。一方、トランジス
タ４のベース側には第４図（Ｂ）に示すような水平同期
パルス４００が入ツノされており、又、このトランジス
タ４の］レクタは抵抗Ｒ３を介して前記制御信号３００
の入力ラインに接続されているため、スイッチ回路３に
入力される。制御信号５００は第４図（Ｃ）に示す如く
なる。このため、スイッチ回路３では制御信号５００が
“Ｈ″レベルある時に映像信号１１０がシンクチップレ
ベルｖ１となって擬似垂直同期信号が打込まれ、制御信
号が“０ＰＥＮ”で抵抗Ｒ１、Ｒ２によって分圧された
レベル“Ｍ″になった時に、映像信号１１０はペデスタ
ル近くの電圧ｖ２にクランプされた波形となり、制御信
号５００が“ドルベルの時、映像信号１１０はそのまま
ビデオ信号として出力される。従って、スイッチ回路３
から出力されるビデオ信号６００第４図（Ｄ）に示す如
くなる。しかし、上記の如く、制御信号５００か“Ｈ”
レベルの区間は第４図（Ｄ）に示す如く、全てシンクチ
ップレベルｖ１になって、水平同期パルス４００がなく
なってしまうため、ＶＴＲの特殊再生時画面上部にスキ
ューを発生させるという欠点があった。
は第３図に示すような構成を有している。即ち、映像信
号の輝度信号１００はシンクチップクランプ回路１にて
電圧■１にシンクチップクランプされた後、混合回路２
にて色信号２００と混合されて映像信号１１０となり、
この信号が擬似同期信号打込用のスイッチ回路３に入力
される。ここで、擬似垂直同期信号を打込むための制御
信号３００は第４図（Ａ）に示すような波形、即ち、“
ト１゛” ＯＰ Ｅ Ｎ ”、“［−″レベルの３値を
有しており、これが抵抗Ｒ１、Ｒ２から成る分圧回路を
介してスイッチ回路３に入力される。一方、トランジス
タ４のベース側には第４図（Ｂ）に示すような水平同期
パルス４００が入ツノされており、又、このトランジス
タ４の］レクタは抵抗Ｒ３を介して前記制御信号３００
の入力ラインに接続されているため、スイッチ回路３に
入力される。制御信号５００は第４図（Ｃ）に示す如く
なる。このため、スイッチ回路３では制御信号５００が
“Ｈ″レベルある時に映像信号１１０がシンクチップレ
ベルｖ１となって擬似垂直同期信号が打込まれ、制御信
号が“０ＰＥＮ”で抵抗Ｒ１、Ｒ２によって分圧された
レベル“Ｍ″になった時に、映像信号１１０はペデスタ
ル近くの電圧ｖ２にクランプされた波形となり、制御信
号５００が“ドルベルの時、映像信号１１０はそのまま
ビデオ信号として出力される。従って、スイッチ回路３
から出力されるビデオ信号６００第４図（Ｄ）に示す如
くなる。しかし、上記の如く、制御信号５００か“Ｈ”
レベルの区間は第４図（Ｄ）に示す如く、全てシンクチ
ップレベルｖ１になって、水平同期パルス４００がなく
なってしまうため、ＶＴＲの特殊再生時画面上部にスキ
ューを発生させるという欠点があった。
（発明が解決しようとする課題）
上記の如〈従来の擬似同期信号打込回路では擬似垂直同
期パルス打込区間にて水平同期パルスかなくなるため、
Ｖ Ｔ Ｒの特殊再生時に画面上部にスキューが発生す
るという欠点があった。そこで本発明は上記の欠点を除
去するもので、画面上部にスキューが発生することがな
い良好な画面を得ることができる擬似同期信号打込み回
路を提供することを目的としている。
期パルス打込区間にて水平同期パルスかなくなるため、
Ｖ Ｔ Ｒの特殊再生時に画面上部にスキューが発生す
るという欠点があった。そこで本発明は上記の欠点を除
去するもので、画面上部にスキューが発生することがな
い良好な画面を得ることができる擬似同期信号打込み回
路を提供することを目的としている。
［発明の構成］
（課題を解決するための手段）
本発明は、″ビ′、” ＯＰ Ｆ Ｎ ”、“］」″の
順番にレベルが高くなる３値を持つ制御信号と、別途入
力される水平同期パルスとによって、前記制御信号が“
′Ｌ′ルベルの区間は入ツノされるビデオ信号をそのま
ま通過ぎゼ、” ＯＰ Ｆ Ｎ ”レベルの区間では前
記ビデオ信号に所定値のクランプをかけ、前記制御信号
が“Ｈ１ｌレベルの時に前記ビデオ信号に擬似同期信号
を打込む擬似同期信号打込回路におい−Ｃ１前記水平同
期パルスと前記制御信号とからこの制御信号が“Ｈｅｒ
レベル区間に前記水平同期パルスと同一周期にて所定時
間ローレベルとなるパルス波形を形成させて新たな制御
信号を作成するパルス波形形成手段と、このパルス波形
形成手段によって作成された新たな制御信号を用いて前
記制御信号の“１１′ルベルの区間にて前記ビデオ信号
を前記所定時間所定値に周期的にクランプして前記水平
同期パルスと位相が同一のパルス信号を形成させるパル
ス信号付加手段を具備した構成を有している。
順番にレベルが高くなる３値を持つ制御信号と、別途入
力される水平同期パルスとによって、前記制御信号が“
′Ｌ′ルベルの区間は入ツノされるビデオ信号をそのま
ま通過ぎゼ、” ＯＰ Ｆ Ｎ ”レベルの区間では前
記ビデオ信号に所定値のクランプをかけ、前記制御信号
が“Ｈ１ｌレベルの時に前記ビデオ信号に擬似同期信号
を打込む擬似同期信号打込回路におい−Ｃ１前記水平同
期パルスと前記制御信号とからこの制御信号が“Ｈｅｒ
レベル区間に前記水平同期パルスと同一周期にて所定時
間ローレベルとなるパルス波形を形成させて新たな制御
信号を作成するパルス波形形成手段と、このパルス波形
形成手段によって作成された新たな制御信号を用いて前
記制御信号の“１１′ルベルの区間にて前記ビデオ信号
を前記所定時間所定値に周期的にクランプして前記水平
同期パルスと位相が同一のパルス信号を形成させるパル
ス信号付加手段を具備した構成を有している。
（作用）
本発明の擬似同期信号打込回路において、パルス波形形
成手段は水平同期パルスと“［′′、“ＯＰ ［Ｅ Ｎ
”、“Ｈ”の３値をとる制御信号とからこの制御信号
が“Ｈ１ｌ１ｌレベルに前記水平同期パルスと同一周期
に°Ｃ所定時間ローレベルとなるパルス波形を形成させ
て、新たな制御信号を作成してこれをパルス信号（＝Ｊ
加千手段与える。パルス信号付加手段は前記パルス波形
形成手段によって作成された新たな制御信号を用いて前
記制御信号の“Ｈｔルベルの区間にてビデオ信号を前記
所定時間所定値に周期的にクランプして前記水平同期パ
ルスと位相が同一のパルス信号を形成させる。
成手段は水平同期パルスと“［′′、“ＯＰ ［Ｅ Ｎ
”、“Ｈ”の３値をとる制御信号とからこの制御信号
が“Ｈ１ｌ１ｌレベルに前記水平同期パルスと同一周期
に°Ｃ所定時間ローレベルとなるパルス波形を形成させ
て、新たな制御信号を作成してこれをパルス信号（＝Ｊ
加千手段与える。パルス信号付加手段は前記パルス波形
形成手段によって作成された新たな制御信号を用いて前
記制御信号の“Ｈｔルベルの区間にてビデオ信号を前記
所定時間所定値に周期的にクランプして前記水平同期パ
ルスと位相が同一のパルス信号を形成させる。
（実施例）
以下本発明の一実施例を図面を参照して従来例と同一部
には同一符号を付して説明する。第１図は本発明の擬似
同期信号打込み回路の一実施例を示したブロック図であ
る。１は輝度信号１００にシンクチップクランプをかけ
るシンクチップクランプ回路、２は輝度信号１００と色
信号２００とを混合して映像信号１１０とする混合回路
、３は映像信号１１０に擬似同期信号を打込むスイッチ
回路で、ビデオ信号６００を出力する。４は水平同期パ
ルス４００を入力するトランジスタ、５は水平同期パル
ス４００を一定時間遅延させた遅延水平同期パルス４１
０を作出するモノマルチ、６は３値をとる制御信号３０
０から２値をとる制御信号３５０を作出するレベル変換
回路、７は入ツノされる制御信号３５０と遅延水平同期
パルス旧Ｏとの論理積をとって、水平パルス４２０を作
出覆るＡＮＤ回路、８は水平パルス４２０をスイッチ回
路３側に出力するトランジスタである。
には同一符号を付して説明する。第１図は本発明の擬似
同期信号打込み回路の一実施例を示したブロック図であ
る。１は輝度信号１００にシンクチップクランプをかけ
るシンクチップクランプ回路、２は輝度信号１００と色
信号２００とを混合して映像信号１１０とする混合回路
、３は映像信号１１０に擬似同期信号を打込むスイッチ
回路で、ビデオ信号６００を出力する。４は水平同期パ
ルス４００を入力するトランジスタ、５は水平同期パル
ス４００を一定時間遅延させた遅延水平同期パルス４１
０を作出するモノマルチ、６は３値をとる制御信号３０
０から２値をとる制御信号３５０を作出するレベル変換
回路、７は入ツノされる制御信号３５０と遅延水平同期
パルス旧Ｏとの論理積をとって、水平パルス４２０を作
出覆るＡＮＤ回路、８は水平パルス４２０をスイッチ回
路３側に出力するトランジスタである。
次に本実施例の動作について説明する。輝度信号１００
はシンクチップクランプ回路１にて電圧Ｖ１にシンクデ
ツプクランプされた後、混合回路２にて色信号２００と
混合されて映像信号１１０となり、この信号か擬似同期
信号打込用のスイッチ回路３に入力される。ここで、擬
似同期信号打込用の制御信号３００は第２図（Ａ）に示
す如く“′Ｈ′′、“０ＰＥＮ”、“Ｌ ＩＩの３レベ
ルをとるもので、これは抵抗Ｒ１、Ｒ２からなる分圧回
路、抵抗１＜４を介しＣスイッチ回路３に入力される。
はシンクチップクランプ回路１にて電圧Ｖ１にシンクデ
ツプクランプされた後、混合回路２にて色信号２００と
混合されて映像信号１１０となり、この信号か擬似同期
信号打込用のスイッチ回路３に入力される。ここで、擬
似同期信号打込用の制御信号３００は第２図（Ａ）に示
す如く“′Ｈ′′、“０ＰＥＮ”、“Ｌ ＩＩの３レベ
ルをとるもので、これは抵抗Ｒ１、Ｒ２からなる分圧回
路、抵抗１＜４を介しＣスイッチ回路３に入力される。
これと同時に制御信号３００はレベル変換回路６によっ
て第２図（Ｃ）示１ような２レベルの制御信号３５０に
変換され、これがＡＮＤ回路７の一方の入力端子に入力
され（いる。次に、第２図（Ｂ）に示すような水平同期
パルス４００はトランジスタ４のベース側に入力される
と共に、モノマルチ５に入力され、ここで水平同期パル
ス４００の立ら下がりから１１時間だけ遅延された第２
図（Ｄ）に示すような遅延水平同期パルス４１０となっ
てＡＮＤ回路７の他方の入力端子に入力される。このた
めＡＮＤ回路７は制御信号３５０と遅延水平同期パルス
４１０との論理積をとり、この結果である間欠的な水平
同期パルス４２０をトランジスタ８のベース側に出力す
る。このトランジスタ８のコレクタは抵抗Ｒ５を介して
スイッチ回路３の制御信号入力ラインに接続されており
、制御信号３００が“’ Ｈ”レベル、即ち制御信号３
５０がハイレベルの時のみＡＮＤ回路７が開となって１
〜ランジスタ８はオンとなる。
て第２図（Ｃ）示１ような２レベルの制御信号３５０に
変換され、これがＡＮＤ回路７の一方の入力端子に入力
され（いる。次に、第２図（Ｂ）に示すような水平同期
パルス４００はトランジスタ４のベース側に入力される
と共に、モノマルチ５に入力され、ここで水平同期パル
ス４００の立ら下がりから１１時間だけ遅延された第２
図（Ｄ）に示すような遅延水平同期パルス４１０となっ
てＡＮＤ回路７の他方の入力端子に入力される。このた
めＡＮＤ回路７は制御信号３５０と遅延水平同期パルス
４１０との論理積をとり、この結果である間欠的な水平
同期パルス４２０をトランジスタ８のベース側に出力す
る。このトランジスタ８のコレクタは抵抗Ｒ５を介して
スイッチ回路３の制御信号入力ラインに接続されており
、制御信号３００が“’ Ｈ”レベル、即ち制御信号３
５０がハイレベルの時のみＡＮＤ回路７が開となって１
〜ランジスタ８はオンとなる。
従って、制御信号３００がＨ９ｔの区間で且つ、水平同
期パルス４２０がハイレベルの時間ｔ２の簡に、前記ト
ランジスタ８がオンして制御信Ｑ３００のハイレベル電
圧を抵抗Ｒ４、Ｒ５にて分圧して“Ｍａルベルを作成し
て、第２図（［）に示すような擬似垂直同期信号打込み
制御信号５１０が得られ、これがスイッチ回路３に入力
される。この結果、制御信号３００が“［″の時、映像
信号１１０はそのまま水平同期パルス４１０と共に出力
され、制御信号３００が“”０ＰＥＮ”の時、ペデスタ
ル近くのＶ２にクランプされ、制御信号３００が（（Ｈ
１１の時、垂直同期信号の打込み区間となるが、この区
間にても前記ｔ２の期間は電圧Ｖ２にクランプされ、第
２図（Ｇ）に示すようなビデオ信号６００がスイッチ回
路３から出力される。
期パルス４２０がハイレベルの時間ｔ２の簡に、前記ト
ランジスタ８がオンして制御信Ｑ３００のハイレベル電
圧を抵抗Ｒ４、Ｒ５にて分圧して“Ｍａルベルを作成し
て、第２図（［）に示すような擬似垂直同期信号打込み
制御信号５１０が得られ、これがスイッチ回路３に入力
される。この結果、制御信号３００が“［″の時、映像
信号１１０はそのまま水平同期パルス４１０と共に出力
され、制御信号３００が“”０ＰＥＮ”の時、ペデスタ
ル近くのＶ２にクランプされ、制御信号３００が（（Ｈ
１１の時、垂直同期信号の打込み区間となるが、この区
間にても前記ｔ２の期間は電圧Ｖ２にクランプされ、第
２図（Ｇ）に示すようなビデオ信号６００がスイッチ回
路３から出力される。
本実施例によれば、ビデオ化＠６００の垂直同期信号打
込み区間の水平パルスの位相は水平同期信号４００の位
相に対して全くすれていないため、特殊再生時にモニタ
の画面にスキューが発生することを完全に防止すること
かでき、常に良好な画面を得ることができる。
込み区間の水平パルスの位相は水平同期信号４００の位
相に対して全くすれていないため、特殊再生時にモニタ
の画面にスキューが発生することを完全に防止すること
かでき、常に良好な画面を得ることができる。
［発明の効果コ
以上記述した如く、本発明の擬似同期信号打込回路によ
れば、擬似同期信号を打込んだビデオ信号を再生しでも
モニタ画面にスキューを発生させることがない良好な画
面を得ることができる。
れば、擬似同期信号を打込んだビデオ信号を再生しでも
モニタ画面にスキューを発生させることがない良好な画
面を得ることができる。
−〇 −
第１図は本発明の擬似同期信号打込回路の一実施例を示
したブロック図、第２図は第１図に示した回路各部の動
作波形図、第３図は従来の擬似同期信号打込回路の一例
を示したブロック図、第４図は第３図に示した回路各部
の動作波形図である。 ３・・・スイッチ回路 ４．８・・・］〜ランジス
タ５・・・モノマルチ ６・・・レベル変換回路
７・・・ＡＮＤ回路 代理人 弁理士 則 近 憲 佑 同 宇治 弘
したブロック図、第２図は第１図に示した回路各部の動
作波形図、第３図は従来の擬似同期信号打込回路の一例
を示したブロック図、第４図は第３図に示した回路各部
の動作波形図である。 ３・・・スイッチ回路 ４．８・・・］〜ランジス
タ５・・・モノマルチ ６・・・レベル変換回路
７・・・ＡＮＤ回路 代理人 弁理士 則 近 憲 佑 同 宇治 弘
Claims (1)
- “Ｌ”、“ＯＰＥＮ”、“Ｈ”の順番にレベルが高くな
る３値を持つ制御信号と、別途入力される水平同期パル
スとによつて、前記制御信号が“Ｌ”レベルの区間は入
力されるビデオ信号をそのまま通過させ、“ＯＰＥＮ”
レベルの区間では前記ビデオ信号に所定値のクランプを
かけ、前記制御信号が“Ｈ”レベルの時に前記ビデオ信
号に擬似同期信号を打込む擬似同期信号打込回路におい
て、前記水平同期パルスと前記制御信号とからこの制御
信号が“Ｈ”レベル区間に前記水平同期パルスと同一周
期にて所定時間ローレベルとなるパルス波形を形成させ
て新たな制御信号を作成するパルス波形形成手段と、こ
のパルス波形形成手段によって作成された新たな制御信
号を用いて前記制御信号の“Ｈ”レベルの区間にて前記
ビデオ信号を前記所定時間所定値に周期的にクランプし
て前記水平同期パルスと位相が同一のパルス信号を形成
させるパルス信号付加手段を具備したことを特徴とする
擬似同期信号打込回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227521A JPH0276491A (ja) | 1988-09-13 | 1988-09-13 | 擬似同期信号打込回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227521A JPH0276491A (ja) | 1988-09-13 | 1988-09-13 | 擬似同期信号打込回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276491A true JPH0276491A (ja) | 1990-03-15 |
Family
ID=16862207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63227521A Pending JPH0276491A (ja) | 1988-09-13 | 1988-09-13 | 擬似同期信号打込回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0276491A (ja) |
-
1988
- 1988-09-13 JP JP63227521A patent/JPH0276491A/ja active Pending
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