JPH0277152A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0277152A JPH0277152A JP1132003A JP13200389A JPH0277152A JP H0277152 A JPH0277152 A JP H0277152A JP 1132003 A JP1132003 A JP 1132003A JP 13200389 A JP13200389 A JP 13200389A JP H0277152 A JPH0277152 A JP H0277152A
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- JP
- Japan
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- aluminum
- wiring
- polycrystalline silicon
- electrodes
- reference resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列型半導体Ａ／Ｄ変換回路装置に関する。
高速・高分解能の並列比較型ＡＤ変換器を実現するには
、第１に高速デバイスが必要であり、また、第２に高精
度の基準抵抗が必要である。高速のデバイスを製造する
には、まず、接合を浅くしてベース幅を狭くシ、更にト
ランジスタのサイズを小さくして寄生容量を小さくすれ
ばよいが、この製造プロセスでは、シリコン材と金属配
線材、例えばアルミニウム（以下アルミという）と直接
接触していると、アルミがシリコン中に入りこみデバイ
スの製造歩留を低下させるので、これを防止するため、
従来は第２図に示すように多結晶シリコン層１をアルミ
電極の下に予かじめ設ける構造が一般に採用される。こ
の際、コレクタ領域１２、エミッタ領域１１は、通常、
不純物が添加された多結晶シリコン層３を介する不純物
拡散によってそれぞれ形成することにより、また、グラ
フトベース領域８は多結晶シリコン層３がないのでエミ
ッタ領域１１を形成した後、改めて多結晶シリコン層と
アルミ膜を基板全面に被着させ、アルミ電極２ａ、２ｂ
および２ｃと同時にバタ一二ング形成することにより、
アルミ電極とシリコンとの間に多結晶シリコン層１をそ
れぞれ介在させる。また、基準抵抗配線２ｄは比較器の
ベース電流の影響を無視できるよう大きな電流を流す必
要があるため、抵抗値の低いアルミ材により形成される
ことが多い。
、第１に高速デバイスが必要であり、また、第２に高精
度の基準抵抗が必要である。高速のデバイスを製造する
には、まず、接合を浅くしてベース幅を狭くシ、更にト
ランジスタのサイズを小さくして寄生容量を小さくすれ
ばよいが、この製造プロセスでは、シリコン材と金属配
線材、例えばアルミニウム（以下アルミという）と直接
接触していると、アルミがシリコン中に入りこみデバイ
スの製造歩留を低下させるので、これを防止するため、
従来は第２図に示すように多結晶シリコン層１をアルミ
電極の下に予かじめ設ける構造が一般に採用される。こ
の際、コレクタ領域１２、エミッタ領域１１は、通常、
不純物が添加された多結晶シリコン層３を介する不純物
拡散によってそれぞれ形成することにより、また、グラ
フトベース領域８は多結晶シリコン層３がないのでエミ
ッタ領域１１を形成した後、改めて多結晶シリコン層と
アルミ膜を基板全面に被着させ、アルミ電極２ａ、２ｂ
および２ｃと同時にバタ一二ング形成することにより、
アルミ電極とシリコンとの間に多結晶シリコン層１をそ
れぞれ介在させる。また、基準抵抗配線２ｄは比較器の
ベース電流の影響を無視できるよう大きな電流を流す必
要があるため、抵抗値の低いアルミ材により形成される
ことが多い。
しかし、上記半導体回路装置では、多結晶シリコン層と
アルミとが接触していることにより、アルミ内にシリコ
ンとアルミニウムの共晶体（シリコン・７ジユール）が
生成される。このシリコン・ノジュールは第２図の構造
からも明らかなように、アルミ基準抵抗配線２ｄとその
下部に敷かれた多結晶シリコン層１との境界面にも当然
生じる。
アルミとが接触していることにより、アルミ内にシリコ
ンとアルミニウムの共晶体（シリコン・７ジユール）が
生成される。このシリコン・ノジュールは第２図の構造
からも明らかなように、アルミ基準抵抗配線２ｄとその
下部に敷かれた多結晶シリコン層１との境界面にも当然
生じる。
しかし、シリコン・ノジュールと純粋なアルミとでは抵
抗値が異なるので、高精度が要求されるアルミ基準抵抗
配線２ｄ下にシリコン・ノジュールが生成されると抵抗
値が変わってきてしまうこととなる。また、アルミ抵抗
体内部にも抵抗値の異なる部分を持つことになり、電流
密度が均一でなくなるので、アルミマイグレーションが
起こしやすくなり配線の寿命を短かくするという欠点を
生じる。
抗値が異なるので、高精度が要求されるアルミ基準抵抗
配線２ｄ下にシリコン・ノジュールが生成されると抵抗
値が変わってきてしまうこととなる。また、アルミ抵抗
体内部にも抵抗値の異なる部分を持つことになり、電流
密度が均一でなくなるので、アルミマイグレーションが
起こしやすくなり配線の寿命を短かくするという欠点を
生じる。
本発明の目的は、上記の情況に鑑み、アルミ基準抵抗配
線下にシリコン・ノジュールを生じることなき並列型半
導体Ａ／Ｄ変換回路装置を提供することである。
線下にシリコン・ノジュールを生じることなき並列型半
導体Ａ／Ｄ変換回路装置を提供することである。
本発明による装置は、半導体基板と、前記半導体基板上
にアルミ電極の直下に多結晶シリコン層をそれぞれ介在
させて形成されるトランジスタ回路素子と、前記半導体
基板のフィールド絶縁膜上に直接形成されるアルミ基準
抵抗配線とを備えることを含んで構成される。
にアルミ電極の直下に多結晶シリコン層をそれぞれ介在
させて形成されるトランジスタ回路素子と、前記半導体
基板のフィールド絶縁膜上に直接形成されるアルミ基準
抵抗配線とを備えることを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す並列型半導体Ａ／Ｄ変
換回路装置の部分断面図である。本実施例によれば、Ｐ
型シリコン基板６上のｎ型エピタキシャル層７に形成さ
れた並列Ａ／Ｄ変換回路の一つのトランジスタと、シリ
コン窒化膜４上に直かに形成されたアルミ基準抵抗配線
２ｄとを含む。
換回路装置の部分断面図である。本実施例によれば、Ｐ
型シリコン基板６上のｎ型エピタキシャル層７に形成さ
れた並列Ａ／Ｄ変換回路の一つのトランジスタと、シリ
コン窒化膜４上に直かに形成されたアルミ基準抵抗配線
２ｄとを含む。
ここで、９はＮ＋埋込層、１０はベースｉ域、 １１お
よび１２は不純物が高濃度に添加された多結晶シリコン
３からの熱拡散で形成されたエミッタおよびコレクタ領
域、８はグラフト・ベース領域、１はエミッタ、ベージ
、コレクタの各アルミ電極２ａ、２ｂ、２ｃの下にそれ
ぞれ敷かれた多結晶シリコン層である。本実施例から明
らかなように、本発明によればアルミ基準抵抗配線２ｄ
のみはフィールド絶縁膜上に直接膜けられ、他のアルミ
電極２ａ、２ｂ、２ｃの如くその直下に多結晶シリコン
層１を介在させない。従って、従来のように、基準抵抗
配線が直下に敷かれた多結晶シリコン層とシリコン・７
ジユールを生成して抵抗値を変化させ、また、不均一な
電流密度を生じてアルミ・マイグレーションをおこし配
線寿命を短縮させるなどの不都合を生じることはない。
よび１２は不純物が高濃度に添加された多結晶シリコン
３からの熱拡散で形成されたエミッタおよびコレクタ領
域、８はグラフト・ベース領域、１はエミッタ、ベージ
、コレクタの各アルミ電極２ａ、２ｂ、２ｃの下にそれ
ぞれ敷かれた多結晶シリコン層である。本実施例から明
らかなように、本発明によればアルミ基準抵抗配線２ｄ
のみはフィールド絶縁膜上に直接膜けられ、他のアルミ
電極２ａ、２ｂ、２ｃの如くその直下に多結晶シリコン
層１を介在させない。従って、従来のように、基準抵抗
配線が直下に敷かれた多結晶シリコン層とシリコン・７
ジユールを生成して抵抗値を変化させ、また、不均一な
電流密度を生じてアルミ・マイグレーションをおこし配
線寿命を短縮させるなどの不都合を生じることはない。
なお、本発明は拡散抵抗等で基準抵抗を構成した並列型
Ａ／Ｄ変換器にも適用できる。すなわち、並列型Ａ／Ｄ
変換器では、分解能をＮビットとすると２Ｎ−１個の比
較器を必要とするため、ＩＣのレイアウト配置上、全部
の比較器を一列に並べることは難しく、第３図のように
、適当な数の比較器（１４）と拡散抵抗等で形成された
基準抵抗（１３ｄ）を数列並べて使用している。この基
準抵抗列間を結ぶ箇所では、比較器ブロックの長さ分の
配線が必要となり、基準抵抗（１３ａ）と、配線巾を広
くし、抵抗値を低くした配線抵抗（１３ｂ、１３ｃ）と
を合わせて使用することが多い。
Ａ／Ｄ変換器にも適用できる。すなわち、並列型Ａ／Ｄ
変換器では、分解能をＮビットとすると２Ｎ−１個の比
較器を必要とするため、ＩＣのレイアウト配置上、全部
の比較器を一列に並べることは難しく、第３図のように
、適当な数の比較器（１４）と拡散抵抗等で形成された
基準抵抗（１３ｄ）を数列並べて使用している。この基
準抵抗列間を結ぶ箇所では、比較器ブロックの長さ分の
配線が必要となり、基準抵抗（１３ａ）と、配線巾を広
くし、抵抗値を低くした配線抵抗（１３ｂ、１３ｃ）と
を合わせて使用することが多い。
この配線抵抗１３ｂ、１３ｃの抵抗値は基準抵抗値に対
して無視できない値である。したがって、第１図に示し
たように、これら配線抵抗１３ｂ。
して無視できない値である。したがって、第１図に示し
たように、これら配線抵抗１３ｂ。
１３ｃの下のポリシリコン層を除去している。また、各
列の基準抵抗１３ｄは配線１３ｅで接続されており、同
配線１３ｅの下のポリシリコン層も削除されている。
列の基準抵抗１３ｄは配線１３ｅで接続されており、同
配線１３ｅの下のポリシリコン層も削除されている。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、トランジ
スタの電極下には多結晶シリコン層な残し、アルミ基準
抵抗配線下のみから多結晶シリコン層がエツチング除去
されているので、トランジスタのベース領域にはアルミ
が入らないようにしつつ、アルミ基準抵抗配線にはシリ
コンとアルミとの共晶体が生成されることを避けること
ができる。従って、基準抵抗の抵抗値にはシリコン・ノ
ジュールの抵抗値を考慮する必要が無く、また、電流密
度の不均一から生ずるアルミ・マイグレーション、すな
わち、配線寿命の問題点を解決することができる。
スタの電極下には多結晶シリコン層な残し、アルミ基準
抵抗配線下のみから多結晶シリコン層がエツチング除去
されているので、トランジスタのベース領域にはアルミ
が入らないようにしつつ、アルミ基準抵抗配線にはシリ
コンとアルミとの共晶体が生成されることを避けること
ができる。従って、基準抵抗の抵抗値にはシリコン・ノ
ジュールの抵抗値を考慮する必要が無く、また、電流密
度の不均一から生ずるアルミ・マイグレーション、すな
わち、配線寿命の問題点を解決することができる。
第１図は本発明の一実施例を示す並列型半導体Ａ／Ｄ変
換回路装置の部分断面図、第２図は従来の並列型半導体
Ａ／Ｄ変換回路装置の部分断面図、第３図は並列型Ａ／
Ｄ変換回路のレイアウト図である。 １・・・・・・多結晶シリコン／１．２ａ・・・・・・
アルミ・エミッタ１Ｅｔｆｃ、２ｂ・・・・・・アルミ
・ベース［極、 ２Ｃ・・・・・・アルミ・コレクタ
電極、２ｄ・・・・・・アルミ基準抵抗配線、３・・・
・・・不純物が添加された多結晶シリコン層、４・・・
・・・シリコン窒化膜、５・・・・・・シリコン酸化Ｌ
６・・・・・・Ｐ−シリコン基Ｌ ７・山・・ｎ
−エピタキシャル層、８・・・・・・グラフト・ベー
ス領域、９・・・・・・Ｎ＋埋込層、１０・・・・・・
ベース領域、１１・・川・エミッタ領Ｌ１２・・・・・
・コレクタ領域。 代理人 弁理士 内 原 音 第１図
換回路装置の部分断面図、第２図は従来の並列型半導体
Ａ／Ｄ変換回路装置の部分断面図、第３図は並列型Ａ／
Ｄ変換回路のレイアウト図である。 １・・・・・・多結晶シリコン／１．２ａ・・・・・・
アルミ・エミッタ１Ｅｔｆｃ、２ｂ・・・・・・アルミ
・ベース［極、 ２Ｃ・・・・・・アルミ・コレクタ
電極、２ｄ・・・・・・アルミ基準抵抗配線、３・・・
・・・不純物が添加された多結晶シリコン層、４・・・
・・・シリコン窒化膜、５・・・・・・シリコン酸化Ｌ
６・・・・・・Ｐ−シリコン基Ｌ ７・山・・ｎ
−エピタキシャル層、８・・・・・・グラフト・ベー
ス領域、９・・・・・・Ｎ＋埋込層、１０・・・・・・
ベース領域、１１・・川・エミッタ領Ｌ１２・・・・・
・コレクタ領域。 代理人 弁理士 内 原 音 第１図
Claims (1)
- 素子領域の金属配線電極が多結晶シリコン層を介して当
該素子領域に接続されており、かつ並列型Ａ／Ｄ変換回
路を備えている半導体集積回路において、前記並列型Ａ
／Ｄ変換回路における基準電圧を得るための回路に用い
られている金属配線は多結晶シリコン層を介することは
絶縁膜上に直接形成されていることを特徴とする半導体
集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13585688 | 1988-06-01 | ||
| JP63-135856 | 1988-06-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0277152A true JPH0277152A (ja) | 1990-03-16 |
Family
ID=15161372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132003A Pending JPH0277152A (ja) | 1988-06-01 | 1989-05-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0277152A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56146267A (en) * | 1980-03-27 | 1981-11-13 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory unit |
| JPS5773961A (en) * | 1980-10-25 | 1982-05-08 | Toshiba Corp | Semiconductor device |
| JPS6245162A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62185369A (ja) * | 1986-02-10 | 1987-08-13 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63104365A (ja) * | 1986-10-20 | 1988-05-09 | Nec Corp | 半導体装置 |
-
1989
- 1989-05-24 JP JP1132003A patent/JPH0277152A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56146267A (en) * | 1980-03-27 | 1981-11-13 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory unit |
| JPS5773961A (en) * | 1980-10-25 | 1982-05-08 | Toshiba Corp | Semiconductor device |
| JPS6245162A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62185369A (ja) * | 1986-02-10 | 1987-08-13 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63104365A (ja) * | 1986-10-20 | 1988-05-09 | Nec Corp | 半導体装置 |
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