JPS6110251A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6110251A JPS6110251A JP59131467A JP13146784A JPS6110251A JP S6110251 A JPS6110251 A JP S6110251A JP 59131467 A JP59131467 A JP 59131467A JP 13146784 A JP13146784 A JP 13146784A JP S6110251 A JPS6110251 A JP S6110251A
- Authority
- JP
- Japan
- Prior art keywords
- type impurity
- wiring
- semiconductor layer
- type
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、特に多結晶半導体層を用い
°Ｃ引き出し電極及び配線を形成している半導体装置に
かかわり、更に詳しくは、素子の特性チェック用のパタ
ーンに関する。
°Ｃ引き出し電極及び配線を形成している半導体装置に
かかわり、更に詳しくは、素子の特性チェック用のパタ
ーンに関する。
（従来の技術）
半導体装置を形成する過程において、良好な半導体装置
を形成するため、途中工程で素子の特性をチェックする
必要があり、素子チェック用のノくターンを形成してい
る。
を形成するため、途中工程で素子の特性をチェックする
必要があり、素子チェック用のノくターンを形成してい
る。
近年、多結晶半導体層を使用した半導体装置が非常に増
えＣいるが、その目的とするところは、一つの引き出し
電極として使用するものであり、他の一つは拡散ソース
として利用するものである。
えＣいるが、その目的とするところは、一つの引き出し
電極として使用するものであり、他の一つは拡散ソース
として利用するものである。
従来のバイポーラ半導体装置の一例を第７図に示す。第
７図において、１はＰ型基板、２はＮ型の埋込層、３は
Ｎ型のエピタキシャル廣、４はＰ型ベース領域、６は多
結晶シリコン酸化膜、７はコレクタ、８はエミッタ、９
は多結晶シリコンによるベースの引き出し電極である。
７図において、１はＰ型基板、２はＮ型の埋込層、３は
Ｎ型のエピタキシャル廣、４はＰ型ベース領域、６は多
結晶シリコン酸化膜、７はコレクタ、８はエミッタ、９
は多結晶シリコンによるベースの引き出し電極である。
ここでは多結晶半導体層として多結晶シリコンを用いた
。又、１０は熱酸化膜でありこれはコレクタ及びエミ。
。又、１０は熱酸化膜でありこれはコレクタ及びエミ。
り引き出し電極７．８にＮ型不純−を拡散する際にベー
ス引き出し電極９にＮ型不純物が拡散しないようにバリ
アの役目をしている。
ス引き出し電極９にＮ型不純物が拡散しないようにバリ
アの役目をしている。
第８図は第７図の平面図である。通常引き出し電極７．
８．９の終端は７１．８１．９１の如く５０μｍＸ５Ｑ
μｍ程度のチェック端子を設けており、この部分に特性
チェック用の探針管おいて、素子特性をチェックするの
である。
８．９の終端は７１．８１．９１の如く５０μｍＸ５Ｑ
μｍ程度のチェック端子を設けており、この部分に特性
チェック用の探針管おいて、素子特性をチェックするの
である。
しかしながら、チェック端子９１上には、第１図に示す
酸化膜１０があり現時点では測定不可能である。それ故
にフォトリングラフィ技術等でチェック端子９１上の酸
化膜のみエツチングして素子特性をチェックしていた。
酸化膜１０があり現時点では測定不可能である。それ故
にフォトリングラフィ技術等でチェック端子９１上の酸
化膜のみエツチングして素子特性をチェックしていた。
その為半導体の製造工期が長くなり価格の面においても
、歩留りの向上の面においても支障を来していた。
、歩留りの向上の面においても支障を来していた。
（発明の目的）
本発明の目的は、上記欠点を除去し、素子特性チェック
にあたり格別の工程を加えることなくチェックが可能で
あり、短い工期で製造できる半導体装置を提供すること
にある。
にあたり格別の工程を加えることなくチェックが可能で
あり、短い工期で製造できる半導体装置を提供すること
にある。
（発明の構成）
本発明の半導体装置は、第１導電型の第１の半導体層と
、該第１の半導体層に第２導電型の第２の半導体層を有
し、前記第１の半導体層及び第２の半導体層の引き出し
電極及びその配線層を多結晶半導体層で構成する半導体
装置において、少なくとも第１の半導体層と接続してい
る引き出し電極及びその配線層の一部が第１導電型の不
純物を添加した多結晶半導体層で、残りの配線層及び第
２の半導体層の引き出し電極と配線層を第２導電型の不
純物を添加した多結晶半導体層で構成した素子特性チェ
ック用のパターンを搭載することにより構成される。
、該第１の半導体層に第２導電型の第２の半導体層を有
し、前記第１の半導体層及び第２の半導体層の引き出し
電極及びその配線層を多結晶半導体層で構成する半導体
装置において、少なくとも第１の半導体層と接続してい
る引き出し電極及びその配線層の一部が第１導電型の不
純物を添加した多結晶半導体層で、残りの配線層及び第
２の半導体層の引き出し電極と配線層を第２導電型の不
純物を添加した多結晶半導体層で構成した素子特性チェ
ック用のパターンを搭載することにより構成される。
（作用）
本発明によれば、エミッタ・コレクタ引き出し配線部に
Ｎ型不純物を拡散時にベースチェック端子にもＮ型不純
物が拡散され、Ｐ型不純物を含む多結晶シリコンと接触
してしまうため、この時点で素子の特性チェックが可能
となる。なおこの状態で多結晶シリコン中にＰＮ接合が
形成されるが、洩れ電流が大きく、素子とチェックする
際の支障とはならない。
Ｎ型不純物を拡散時にベースチェック端子にもＮ型不純
物が拡散され、Ｐ型不純物を含む多結晶シリコンと接触
してしまうため、この時点で素子の特性チェックが可能
となる。なおこの状態で多結晶シリコン中にＰＮ接合が
形成されるが、洩れ電流が大きく、素子とチェックする
際の支障とはならない。
（実施例）
以下、本発明の実施例について０図面を参照して説明す
る。
る。
第１図は本発明の一実施例の断面図である。第１図は従
来例の第７図と同様バイポーラトランジスタである。第
１図において、第１導電型の第１半導体層のＰ型ベース
領域４と、Ｐ型ベース領域４に第２導電型の第２の半導
体層であるＮ型エミッタ領域５を有し、第１の半導体層
のＰ型ベース領域４及び第２の半導体層のＮ型エミッタ
領域１５の引き出し電極８及びその配線層１１が多結晶
シリコン層で構成されており、少なくとも第１半導体層
のＰ型ベース領域４と接続しＣいる引き出し電極及びそ
の配線層の一部９が第１導電型であるＰ型の不純物を添
加した多結晶シリコン層であり、残りの配線層９３及び
第２の半導体層であるＮ型エミッタ領域１５の引き出し
電極及びその配線層８を第２導電型であるＮ型の不純物
を添加した多結晶シリコン層で構成した素子特性チェッ
ク用のパターンを搭載することにより構成されている。
来例の第７図と同様バイポーラトランジスタである。第
１図において、第１導電型の第１半導体層のＰ型ベース
領域４と、Ｐ型ベース領域４に第２導電型の第２の半導
体層であるＮ型エミッタ領域５を有し、第１の半導体層
のＰ型ベース領域４及び第２の半導体層のＮ型エミッタ
領域１５の引き出し電極８及びその配線層１１が多結晶
シリコン層で構成されており、少なくとも第１半導体層
のＰ型ベース領域４と接続しＣいる引き出し電極及びそ
の配線層の一部９が第１導電型であるＰ型の不純物を添
加した多結晶シリコン層であり、残りの配線層９３及び
第２の半導体層であるＮ型エミッタ領域１５の引き出し
電極及びその配線層８を第２導電型であるＮ型の不純物
を添加した多結晶シリコン層で構成した素子特性チェッ
ク用のパターンを搭載することにより構成されている。
第２図〜第５図は本実施例の製造方法を説明するための
工程順に示した断面図であり、第６図は第５図の電極並
びに配線部の説明図である。本実施例は次の工程により
製造することができる。
工程順に示した断面図であり、第６図は第５図の電極並
びに配線部の説明図である。本実施例は次の工程により
製造することができる。
先ず、第２図に示すように、Ｐ型のシリコン基板１にｎ
型の埋込層２．エピタキシャル層３を形成する。次いで
、従来の方法で選択酸化して素子間分離酸化膜５１を形
成し、再度酸化して選択的ニヘース領域４を形成する。
型の埋込層２．エピタキシャル層３を形成する。次いで
、従来の方法で選択酸化して素子間分離酸化膜５１を形
成し、再度酸化して選択的ニヘース領域４を形成する。
次いで選択エツチングによりベース領域の窓及びコレク
タ領域の窓を開孔し、全面に多結晶シリコン１１．薄い
酸化膜１２、窒化シリコン膜１３を形成する。
タ領域の窓を開孔し、全面に多結晶シリコン１１．薄い
酸化膜１２、窒化シリコン膜１３を形成する。
次に、第３図に示すように、フォトリングラフィ技術を
用いて、窒化シリコン膜１３を選択的にエツチングし、
窒化シリコン膜１３をマスクとして多結晶シリコンを選
択酸化し素子形成領域を区分する。この工程迄は従来技
術を用いて容易に構成することができる。
用いて、窒化シリコン膜１３を選択的にエツチングし、
窒化シリコン膜１３をマスクとして多結晶シリコンを選
択酸化し素子形成領域を区分する。この工程迄は従来技
術を用いて容易に構成することができる。
次に１第４図に示すように、ベース引き出し電極のうち
少なくとも単結晶シリコンと接続している箇所の多結晶
シリコン上の窒化シリコン膜１３゜薄い酸化膜１２ｔ−
フォトリングラフィ技術を戸いて選択的にエツチングし
、Ｐ型不純物を拡散する。
少なくとも単結晶シリコンと接続している箇所の多結晶
シリコン上の窒化シリコン膜１３゜薄い酸化膜１２ｔ−
フォトリングラフィ技術を戸いて選択的にエツチングし
、Ｐ型不純物を拡散する。
次に、第５図に示すように、Ｐ型不純物を拡散した箇所
に、熱酸化膜１０を形成し、ベース引き出し配線の残り
の全部及びコレクタ、エミッタ上の窒化シリコン膜１３
．薄い酸化膜１２をエツチングしてＮ型不純物を拡散し
、Ｎ型不純物の拡散された一部のベース引き出し配線９
３．エミッタ電極並びに配線８及びコレクタ電極並ひに
配線７を形成する。このときエミッタ領域１５が形成さ
れる。
に、熱酸化膜１０を形成し、ベース引き出し配線の残り
の全部及びコレクタ、エミッタ上の窒化シリコン膜１３
．薄い酸化膜１２をエツチングしてＮ型不純物を拡散し
、Ｎ型不純物の拡散された一部のベース引き出し配線９
３．エミッタ電極並びに配線８及びコレクタ電極並ひに
配線７を形成する。このときエミッタ領域１５が形成さ
れる。
第６図は第５図の電極並びに配線部の説明図である。第
６図において、７１．８１はそれぞれＮ型不純物の拡散
された多結晶シリコン膜よりなるコレクタ及びエミッタ
チェック端子、また、９３は同じくＮ型不純物の拡散さ
れたベースチェック端子である。また、９はＰ型不純物
を添加したベース引き出し電極であり、すなわちベース
領域の電極はベースと同一導電型のＰ型多結晶ンリコン
で引き出され、端子部はＮ型多結晶シリコンで構成され
ている。従って端子部はエミッタ、ベース。
６図において、７１．８１はそれぞれＮ型不純物の拡散
された多結晶シリコン膜よりなるコレクタ及びエミッタ
チェック端子、また、９３は同じくＮ型不純物の拡散さ
れたベースチェック端子である。また、９はＰ型不純物
を添加したベース引き出し電極であり、すなわちベース
領域の電極はベースと同一導電型のＰ型多結晶ンリコン
で引き出され、端子部はＮ型多結晶シリコンで構成され
ている。従って端子部はエミッタ、ベース。
コレクタを同時に不純物拡散することができ、その時点
での特性チェックがそのままの状態で可能となる。
での特性チェックがそのままの状態で可能となる。
最仮にベース上の酸化膜１０をエツチング除去し、全面
に白金膜を形成し、熱処理して、多結晶シリコン上にシ
リサイド１Ａ１６を形成する。次いで、酸化膜６上の白
金を除去すると本夾施例は完成し第１図の構造が得られ
る。
に白金膜を形成し、熱処理して、多結晶シリコン上にシ
リサイド１Ａ１６を形成する。次いで、酸化膜６上の白
金を除去すると本夾施例は完成し第１図の構造が得られ
る。
なお、第５図の状態においては、ベース引き出し電極及
び配線の一部９はＰ型で配線の残部（ベースチェ、り端
子）はＮ型であるため多結晶シリコン中にＰＮ接合が形
成されるがこのＰＮ接合は洩れ電流が大きく、素子をチ
ェックする際の支障とはならない。
び配線の一部９はＰ型で配線の残部（ベースチェ、り端
子）はＮ型であるため多結晶シリコン中にＰＮ接合が形
成されるがこのＰＮ接合は洩れ電流が大きく、素子をチ
ェックする際の支障とはならない。
（発明の効果）
以上説明したとおり、本発明によれば、製造工程途中に
おいて特性チェックのためペースチェック端子のみ、特
別にエツチングする必要もなくなり、半導体装置の製造
工期が短縮でき、安価で、かつ高歩留りを維持した半導
体装置の製造が可能となる。
おいて特性チェックのためペースチェック端子のみ、特
別にエツチングする必要もなくなり、半導体装置の製造
工期が短縮でき、安価で、かつ高歩留りを維持した半導
体装置の製造が可能となる。
第１図は本発明の一実施例の断面図、第２図〜第５図は
本発明の一実施例の製造方法を説明するために工程順に
示した断面図、第６図は第５図の電極並びに配線部の説
明図、第７図は従来のバイポーラ半導体装置の一例の断
面図、第８図は第７図の電極並びに配線部の説明図であ
る。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型埋
込層、３・・・・・・Ｎ型エピタキシャル層、４・・・
・・・Ｐ型ベース領域、５・・・・・・酸化膜、６ ・
・・多結晶シリコン酸化膜、７・・・・・・Ｎ型不純物
を添加した多結晶シリコンによるコレクタ引き出し電極
、８・・・・・・Ｎ型不純物を添加した多結晶シリコン
によるエミッタ引き出し電極、９・・・・・・Ｐ型不純
物を添加した多結晶シリコンによるベース引き出し電極
、１０・・°・°°酸化膜、１１・・・・・・多結晶シ
リコン、１２・・・・・・薄い酸化膜、１３“゛°°°
窒化シリコン膜、１４・・・・・・コレクタ窓、１５・
・・・・・エミッタ領域、１６・・パ°°シリサイド膜
、５１・・・・・・素子間分離酸化膜、７１・・・・・
コレクタチェック端子、８１・・・・・・工ばツタチェ
ック端子、９１・・・・・・ベースチェ、り端子、９３
・・・・・・Ｎ型不純物を添加したベースチェ、り端子
。 ｚ１図 ５ 、．５ １２’４１５ ２２図 ６１ ．９ ５ ？ ７ ４ １１／２
’／、：３６１ ３ ５ ど ／ｄ 乙Ｙ５
図 １６ス ７ ｔｑ σグ ｙ ５Ｆ７７図 ｈｅ図 Ｖ ／４ ４ グ Ｖ
本発明の一実施例の製造方法を説明するために工程順に
示した断面図、第６図は第５図の電極並びに配線部の説
明図、第７図は従来のバイポーラ半導体装置の一例の断
面図、第８図は第７図の電極並びに配線部の説明図であ
る。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型埋
込層、３・・・・・・Ｎ型エピタキシャル層、４・・・
・・・Ｐ型ベース領域、５・・・・・・酸化膜、６ ・
・・多結晶シリコン酸化膜、７・・・・・・Ｎ型不純物
を添加した多結晶シリコンによるコレクタ引き出し電極
、８・・・・・・Ｎ型不純物を添加した多結晶シリコン
によるエミッタ引き出し電極、９・・・・・・Ｐ型不純
物を添加した多結晶シリコンによるベース引き出し電極
、１０・・°・°°酸化膜、１１・・・・・・多結晶シ
リコン、１２・・・・・・薄い酸化膜、１３“゛°°°
窒化シリコン膜、１４・・・・・・コレクタ窓、１５・
・・・・・エミッタ領域、１６・・パ°°シリサイド膜
、５１・・・・・・素子間分離酸化膜、７１・・・・・
コレクタチェック端子、８１・・・・・・工ばツタチェ
ック端子、９１・・・・・・ベースチェ、り端子、９３
・・・・・・Ｎ型不純物を添加したベースチェ、り端子
。 ｚ１図 ５ 、．５ １２’４１５ ２２図 ６１ ．９ ５ ？ ７ ４ １１／２
’／、：３６１ ３ ５ ど ／ｄ 乙Ｙ５
図 １６ス ７ ｔｑ σグ ｙ ５Ｆ７７図 ｈｅ図 Ｖ ／４ ４ グ Ｖ
Claims (1)
- 第１導電型の第１の半導体層と、該第１の半導体層に第
２導電型の第２の半導体層を有し、前記第１の半導体層
及び第２の半導体層の引き出し電極及びその配線層を多
結晶半導体層で構成する半導体装置において、少なくと
も第１の半導体層と接続している引き出し電極及びその
配線層の一部が第１導電型の不純物を添加した多結晶半
導体層で、残りの配線層及び第２の半導体層の引き出し
電極と配線層を第２導電型の不純物を添加した多結晶半
導体層で構成した素子特性チェック用のパターンを搭載
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131467A JPS6110251A (ja) | 1984-06-26 | 1984-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131467A JPS6110251A (ja) | 1984-06-26 | 1984-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6110251A true JPS6110251A (ja) | 1986-01-17 |
Family
ID=15058640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131467A Pending JPS6110251A (ja) | 1984-06-26 | 1984-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110251A (ja) |
-
1984
- 1984-06-26 JP JP59131467A patent/JPS6110251A/ja active Pending
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