JPH0277162A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0277162A JPH0277162A JP1001497A JP149789A JPH0277162A JP H0277162 A JPH0277162 A JP H0277162A JP 1001497 A JP1001497 A JP 1001497A JP 149789 A JP149789 A JP 149789A JP H0277162 A JPH0277162 A JP H0277162A
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- tungsten
- film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、詳しくは高融
点ゲート電極を用いたＭＯＳ型半導体素子を打する半導
体装置のイオン注入法による製造方法に関する。
点ゲート電極を用いたＭＯＳ型半導体素子を打する半導
体装置のイオン注入法による製造方法に関する。
（ロ）従来の技術
従来、例えば集積度の高い半導体装置の製造において、
不純物ドーピングや固体表面の物性制御の際マスクパタ
ーン通りに高精度の選択ドーピングができるイオン注入
法が効果的に用いられている。一方、集積度の向上に伴
いアニーリングや表面平坦化の目的で高温加熱処理が汎
用されるようになっているため、用いる材質にも種々の
制限が生じるようになっている。
不純物ドーピングや固体表面の物性制御の際マスクパタ
ーン通りに高精度の選択ドーピングができるイオン注入
法が効果的に用いられている。一方、集積度の向上に伴
いアニーリングや表面平坦化の目的で高温加熱処理が汎
用されるようになっているため、用いる材質にも種々の
制限が生じるようになっている。
例えばＦＥＴのゲート電極としては、少なくともイオン
注入処理後のアニール処理（例えば約１０００℃）に耐
える材質が必要であるため融点の高いシリコンが従来使
イつれていた。しかし、最近、半導体装置の微細化と共
に融点が高くかつ比抵抗がより小さい電極材料が求めら
れるようになり、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、チタン（’Ｌ’ ｉ ）等のメタルゲート電極の
応用が検討されている。低抵抗ゲートとして、タングス
テン／多結晶シリコン（ｎ’−ＰｏｌｙＳ ｉ）構造が
有望であるが、５００〜６００℃以上の熱処理を行うと
Ｗ／ｎ’−ＰｏｌｙＳｉ界而でシリザ面ド化反応が生じ
実用化できない。
注入処理後のアニール処理（例えば約１０００℃）に耐
える材質が必要であるため融点の高いシリコンが従来使
イつれていた。しかし、最近、半導体装置の微細化と共
に融点が高くかつ比抵抗がより小さい電極材料が求めら
れるようになり、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、チタン（’Ｌ’ ｉ ）等のメタルゲート電極の
応用が検討されている。低抵抗ゲートとして、タングス
テン／多結晶シリコン（ｎ’−ＰｏｌｙＳ ｉ）構造が
有望であるが、５００〜６００℃以上の熱処理を行うと
Ｗ／ｎ’−ＰｏｌｙＳｉ界而でシリザ面ド化反応が生じ
実用化できない。
そこでシリザイド化反応を防止するために、拡散バリア
となる窒化チタン（ＴｉＮ）膜を用いて、Ｗ ／ Ｔ
ｉＮ ／ ｎ’−ＰｏｌｙＳ １ｌｆｉ造を有するゲー
ト構造が提案されている。
となる窒化チタン（ＴｉＮ）膜を用いて、Ｗ ／ Ｔ
ｉＮ ／ ｎ’−ＰｏｌｙＳ １ｌｆｉ造を有するゲー
ト構造が提案されている。
（ハ）発明が解決しようとする課題
しかし、上記タングステンゲート電極を適用してイオン
注入法によりＭＯＳ型半導体素子を形成する半導体装置
°の製造においては、タングステンの結晶構造が柱状に
なっているため、タングステンゲート電極形成後にゲー
ト摺成面よりソース、ドレイン形成用のイオンを照射を
したとき、タングステン結晶構造の隙間をイオンが大き
な衝突もせず結晶内部まで侵入するいわゆるチャンネリ
ングが生じ易く、また照射されたイオンがゲート電極の
中を通過してゲート下地のチャンネル部にまで注入され
、しきい値電圧を狂わす恐れがある。
注入法によりＭＯＳ型半導体素子を形成する半導体装置
°の製造においては、タングステンの結晶構造が柱状に
なっているため、タングステンゲート電極形成後にゲー
ト摺成面よりソース、ドレイン形成用のイオンを照射を
したとき、タングステン結晶構造の隙間をイオンが大き
な衝突もせず結晶内部まで侵入するいわゆるチャンネリ
ングが生じ易く、また照射されたイオンがゲート電極の
中を通過してゲート下地のチャンネル部にまで注入され
、しきい値電圧を狂わす恐れがある。
またゲート電極形成後、この上に通常常圧ＣＶＤ法で層
間絶縁膜（ＮＳＣ，ＮＳＣ／Ｂｌ）ＳＧ等）の形成が行
われているが、この時ゲート電極表面が酸化されて酸化
タングステン（ＷＯ，）が生成する。この後、９００〜
１０００℃程度の高温熱処理（例えばアニール処理）を
行った場合、酸化タングステン自体、高温熱処理に対し
て昇華が起こり、強度もなく非常に不安定である為絶縁
膜との界面、例えばＮＳＧ／Ｗ界面が不安定となり、後
のコンタクト形成工程に支障が生じる不都合があった。
間絶縁膜（ＮＳＣ，ＮＳＣ／Ｂｌ）ＳＧ等）の形成が行
われているが、この時ゲート電極表面が酸化されて酸化
タングステン（ＷＯ，）が生成する。この後、９００〜
１０００℃程度の高温熱処理（例えばアニール処理）を
行った場合、酸化タングステン自体、高温熱処理に対し
て昇華が起こり、強度もなく非常に不安定である為絶縁
膜との界面、例えばＮＳＧ／Ｗ界面が不安定となり、後
のコンタクト形成工程に支障が生じる不都合があった。
また上記３層膜、Ｗ／ＴｉＮ／ｎ’−ＰｏｌｙＳｉでは
エツチングが困難である。
エツチングが困難である。
この発明は、上記課題を解決するためになされたもので
あり、ゲート電極のエツチングが比較的容易であって、
イオン注入処理時におけるタングステンゲート電極のマ
スク性を向上し、さらに層間絶縁膜形成又はアニール処
理時におけるタングステンゲート電極表面の不安定な酸
化タングステンの生成を防止してコンタクト形成の容易
な半導体装置の製造方法を提供しようとするものである
。
あり、ゲート電極のエツチングが比較的容易であって、
イオン注入処理時におけるタングステンゲート電極のマ
スク性を向上し、さらに層間絶縁膜形成又はアニール処
理時におけるタングステンゲート電極表面の不安定な酸
化タングステンの生成を防止してコンタクト形成の容易
な半導体装置の製造方法を提供しようとするものである
。
（ニ）課題を解決するだめの手段
この発明によれば、半導体基板上に絶縁膜を介して少な
くとも表面がタングステンからなるゲート電極を設け、
該ゲート電極の表面を窒化処理した後、このゲート電極
面側からイオン注入処理を行ってゲート電極下部にチャ
ンネル領域を形成することによりＭＯＳ型半導体素子を
構成することを特徴とする半導体装置の製造方法が提供
される。
くとも表面がタングステンからなるゲート電極を設け、
該ゲート電極の表面を窒化処理した後、このゲート電極
面側からイオン注入処理を行ってゲート電極下部にチャ
ンネル領域を形成することによりＭＯＳ型半導体素子を
構成することを特徴とする半導体装置の製造方法が提供
される。
この発明においては、まず所定の導電型不純物がドーピ
ングされたＳｉ、ＧａＡｓ等の半導体基板上に絶縁膜を
介してタングステンゲート電極を設ける。
ングされたＳｉ、ＧａＡｓ等の半導体基板上に絶縁膜を
介してタングステンゲート電極を設ける。
絶縁膜は、例えばこの半導体基板を高温の酸化雰囲気中
にさらして酸化膜を成長させるか、あるいはＣＶＤ法に
よって酸化膜を堆積して作製することができる。タング
ステンゲート電極は、この半導体基板上に第２図に示す
ように、例えばスパッタリング法によりタングステン膜
を堆積し、次いで例えば反応性イオンエツチング法によ
り所定パターンにエツチングすることにより形成できる
。
にさらして酸化膜を成長させるか、あるいはＣＶＤ法に
よって酸化膜を堆積して作製することができる。タング
ステンゲート電極は、この半導体基板上に第２図に示す
ように、例えばスパッタリング法によりタングステン膜
を堆積し、次いで例えば反応性イオンエツチング法によ
り所定パターンにエツチングすることにより形成できる
。
このゲート電極の厚さは０．３〜０．５μｍが適してい
る。
る。
他の態様として、絶縁膜上にタングステン膜を直接堆積
する代イつりに、第３図に示すようにまずｎｏ−ポリシ
リコン膜８を形成し、この上にＴｉＮ膜９、さらにこの
上にタングステン膜ＩＯを形成しこれをゲート電極とす
ることもできる。すなわち、少なくと６表面がタングス
テンで構成されたゲート電極であればよい。上記６膜の
厚さはそれぞれ０．１〜ＯＪｕｍ、 ０．０１−０．１
μｍ、及び０．１〜ＯＪμｍが適している。またさらに
他の態様としては、絶縁膜上にｉ゛−ポリシリコン膜を
形成し、この上に直接タングステン膜を形成してゲート
電極とすることもできる。この構造のものは上記３層構
造のものに比べてエツチングが比較的簡単に実施できる
点で好ましいものである。
する代イつりに、第３図に示すようにまずｎｏ−ポリシ
リコン膜８を形成し、この上にＴｉＮ膜９、さらにこの
上にタングステン膜ＩＯを形成しこれをゲート電極とす
ることもできる。すなわち、少なくと６表面がタングス
テンで構成されたゲート電極であればよい。上記６膜の
厚さはそれぞれ０．１〜ＯＪｕｍ、 ０．０１−０．１
μｍ、及び０．１〜ＯＪμｍが適している。またさらに
他の態様としては、絶縁膜上にｉ゛−ポリシリコン膜を
形成し、この上に直接タングステン膜を形成してゲート
電極とすることもできる。この構造のものは上記３層構
造のものに比べてエツチングが比較的簡単に実施できる
点で好ましいものである。
この発明におけるゲート電極の窒化処理は酸素を排除し
たＮｌｌ３ガス中で加熱して行われる。このときの加熱
温度は６００〜９００℃が適しており、加熱炉としては
電気炉、グラファイトヒータ炉、ランプ加熱炉が用いら
れるが、中でもランプ加熱炉は瞬時加熱が行イっれ酸素
の巻き込み防止に有効であり、高品質の窒化タングステ
ンがタングステンゲート電極の表面に形成されるので好
ましい。このようにして、例えば第４図に示すような半
導体基板か得られる。ここで１は半導体基板、２は絶縁
膜、３はタングステンゲート電極、４は窒化タングステ
ン膜である。
たＮｌｌ３ガス中で加熱して行われる。このときの加熱
温度は６００〜９００℃が適しており、加熱炉としては
電気炉、グラファイトヒータ炉、ランプ加熱炉が用いら
れるが、中でもランプ加熱炉は瞬時加熱が行イっれ酸素
の巻き込み防止に有効であり、高品質の窒化タングステ
ンがタングステンゲート電極の表面に形成されるので好
ましい。このようにして、例えば第４図に示すような半
導体基板か得られる。ここで１は半導体基板、２は絶縁
膜、３はタングステンゲート電極、４は窒化タングステ
ン膜である。
この発明においては、この後にこのゲート電極面側から
イオン注入処理を行いゲー１ｄ［極上部にチャンネル領
域を形成する。イオン注入処理は通常イオン源にｐＨ３
、ＢＦ３やＡ ｓ Ｈ、などのガスを１Ｏ−３Ｌｏｒｒ
程度導入し、ＤＣやｒｉ Ｆ放電によって生しるプラズ
マ中よりイオンを引き出して半導体基板の所定位置に照
射して行イつれる。このゲート電極面側からイオン照射
を行うと、例えば第５図に示すようにイオンは、絶縁膜
２を通過し、タングステンゲート電極下部はタングステ
ン窒化膜４によって遮閉されて、ドレイン５及びソース
６に相当する部位に的確に注入され、ゲート電極下部は
ほとんど注入されず、ドレイン５とソース６及びそれら
の間のゲート電極の下部にチャンネル領域を形成する。
イオン注入処理を行いゲー１ｄ［極上部にチャンネル領
域を形成する。イオン注入処理は通常イオン源にｐＨ３
、ＢＦ３やＡ ｓ Ｈ、などのガスを１Ｏ−３Ｌｏｒｒ
程度導入し、ＤＣやｒｉ Ｆ放電によって生しるプラズ
マ中よりイオンを引き出して半導体基板の所定位置に照
射して行イつれる。このゲート電極面側からイオン照射
を行うと、例えば第５図に示すようにイオンは、絶縁膜
２を通過し、タングステンゲート電極下部はタングステ
ン窒化膜４によって遮閉されて、ドレイン５及びソース
６に相当する部位に的確に注入され、ゲート電極下部は
ほとんど注入されず、ドレイン５とソース６及びそれら
の間のゲート電極の下部にチャンネル領域を形成する。
上記のようにして得られたＭＯ６型半導体素子は通常層
間絶縁膜の堆積やアニール処理に付される。ここで層間
絶縁膜は、例えば第１図に示すようにゲート電極の窒化
１漠４の上部周辺に例えばＣＶＤ法によってＳｉｎ、を
堆積して形成される。
間絶縁膜の堆積やアニール処理に付される。ここで層間
絶縁膜は、例えば第１図に示すようにゲート電極の窒化
１漠４の上部周辺に例えばＣＶＤ法によってＳｉｎ、を
堆積して形成される。
またアニール処理は、この層間絶縁膜の堆積後、イオン
注入処理により誘起された照射損傷を除去し、注入不純
物原子を格子位置に導入し電気的に活性化す゛る目的で
行われる。
注入処理により誘起された照射損傷を除去し、注入不純
物原子を格子位置に導入し電気的に活性化す゛る目的で
行われる。
しかしこのアニール処理はイオン注入処理後に行えばよ
く、上記層間絶縁膜の形成前に行ってらよい。アニール
処理温度は９００−１０００℃が適している。
く、上記層間絶縁膜の形成前に行ってらよい。アニール
処理温度は９００−１０００℃が適している。
（ホ）作用
この発明において形成されたタングステンゲート電極表
面の窒化タングステン膜は、イオン注入処理の際照射さ
れ°たイオンを遮閉してチャンネル領域へのイオン注入
を防止する。
面の窒化タングステン膜は、イオン注入処理の際照射さ
れ°たイオンを遮閉してチャンネル領域へのイオン注入
を防止する。
また、この窒化タングステン膜は耐熱性、耐酸化性に優
れているので、ゲート電極上への層間絶縁膜の形成及び
アニール処理の際、タングステンゲート７１極の表面酸
化劣化を防止する。
れているので、ゲート電極上への層間絶縁膜の形成及び
アニール処理の際、タングステンゲート７１極の表面酸
化劣化を防止する。
（へ）実施例
実施例Ｉ
まず、シリコンにホウ素をドープしたＰ型の半導体基板
を高温の酸化雰囲気中にさらし酸化シリコン膜を成長さ
Ｕｏた。次に第２図に示すようにこの酸化シリコン膜（
絶縁膜２）上に、スパッタリングにより厚さ０．４μｍ
のタングステン膜を堆積し、反応性イオンエツチング法
によりタングステンゲート電極３を形成した。得られた
半導体基板をランプ加熱炉に入れ酸素を排除してＮ ｌ
−１３ガス中７００℃で窒化処理をし、第４図に示すよ
うに、タングステンゲート電極上に窒化タングステンｃ
４４を形成した。次に第５図に示すように、タングステ
ンゲート電極面側からＡｓ（ヒ素イオン）をイオン照射
しドレイン５及びソース６を形成した。
を高温の酸化雰囲気中にさらし酸化シリコン膜を成長さ
Ｕｏた。次に第２図に示すようにこの酸化シリコン膜（
絶縁膜２）上に、スパッタリングにより厚さ０．４μｍ
のタングステン膜を堆積し、反応性イオンエツチング法
によりタングステンゲート電極３を形成した。得られた
半導体基板をランプ加熱炉に入れ酸素を排除してＮ ｌ
−１３ガス中７００℃で窒化処理をし、第４図に示すよ
うに、タングステンゲート電極上に窒化タングステンｃ
４４を形成した。次に第５図に示すように、タングステ
ンゲート電極面側からＡｓ（ヒ素イオン）をイオン照射
しドレイン５及びソース６を形成した。
次にこの半導体基板をＣＶＤ装置に入れ、第１図に示す
ように５ｉＯｚ膜（Ｂ間絶縁膜７）を堆積した。次に、
１０００℃の電気炉中でアニール処理を行い上記イオン
注入処理により誘起された照射損傷を除去し、注入不純
物原子を格子位置に導入し電気的に活性化し、コンタク
ト形成をして半導体装置を製造した。この製造工程にお
いては、ゲート１ｎ極へのコンタクト形成は容易であっ
た。次に得られた半導体装置のゲートに電圧をかけてソ
ース・ドレイン間の電流特性を測定したところ、安定な
特性が得られ、イオン注入処理によるチャンネル領域の
悪影響はなく、タングステンゲート電極の窒化膜によっ
て照射されたイオンが遮閉されていることが確認された
。
ように５ｉＯｚ膜（Ｂ間絶縁膜７）を堆積した。次に、
１０００℃の電気炉中でアニール処理を行い上記イオン
注入処理により誘起された照射損傷を除去し、注入不純
物原子を格子位置に導入し電気的に活性化し、コンタク
ト形成をして半導体装置を製造した。この製造工程にお
いては、ゲート１ｎ極へのコンタクト形成は容易であっ
た。次に得られた半導体装置のゲートに電圧をかけてソ
ース・ドレイン間の電流特性を測定したところ、安定な
特性が得られ、イオン注入処理によるチャンネル領域の
悪影響はなく、タングステンゲート電極の窒化膜によっ
て照射されたイオンが遮閉されていることが確認された
。
実施例２
実施例１において、タングステンを堆積する代わりに、
第３図に示すようにｎ゛−ポリシリコン膜８、’ｒｉＮ
ＶＡ９、タングステン膜ＩＯを順次堆積し、この堆積物
を反応性イオンエツチング法でエツチングしてタングス
テンゲート電極を形成する以外は実施例Ｉと同様にして
半導体装置を製造した。
第３図に示すようにｎ゛−ポリシリコン膜８、’ｒｉＮ
ＶＡ９、タングステン膜ＩＯを順次堆積し、この堆積物
を反応性イオンエツチング法でエツチングしてタングス
テンゲート電極を形成する以外は実施例Ｉと同様にして
半導体装置を製造した。
この結果、実施例Ｉと同様にこの製造工程においては、
コンタク；・形成が容易であり、得られた半導体装置は
安定な特性が得られた。
コンタク；・形成が容易であり、得られた半導体装置は
安定な特性が得られた。
実施例３
ゲート電極がタングステン（Ｗ）膜と多結晶ポリシリコ
ン（ｎ ’−ＰｏｌｙＳ ｉ）との２層膜（Ｒ造からな
る半導体装置の製造方法の一例を、第６図に示す工程説
明図に基づいて説明する。
ン（ｎ ’−ＰｏｌｙＳ ｉ）との２層膜（Ｒ造からな
る半導体装置の製造方法の一例を、第６図に示す工程説
明図に基づいて説明する。
ゲート酸化膜（Ｓｉｆｔ）形成後に、多結晶ポリシリコ
ン（ｎ ’−ＰｏｌｙＳ ｉ）およびタングステン（Ｗ
）を堆積しく同図（ａ））、反応性イオンエツチング（
ｒｔｌＥ）により、２層Ｋ （Ｗ／ｎ’−ＰｏｌｙＳ
ｉ）からなるゲート電極を形成する（同図（ｂ））。そ
の後８００〜９００℃の温度で、アンモニア雰囲気中に
てアニーリング処理を行い、窒化層（Ｗ−Ｎ）を形成す
る（同図（Ｃ））。このとき通常の電気炉で行うと酸素
等の巻き込みによりＷＯｔが形成されるために、ランプ
加熱炉を用いるほうがよい。さらにソース・ドレインを
形成するためにＡｓ”（ｎ’）またはＢＦｆｆｉ′（ｐ
゛）を注入しく同図（ｄ））、常圧ＣＶＤ法等により絶
縁膜（ＮＳＣ）を形成した（同図（ｅ））後に、注入し
た不純物（Ａｓ’、 ＢＦ、″）を活性化するために９
５０−１０００℃、 ３０分程度にて窒素ガス雰囲気中
でアニーリング処理に付しく同図（ｒ））、コンタクト
形成して半導体装置を製造した。
ン（ｎ ’−ＰｏｌｙＳ ｉ）およびタングステン（Ｗ
）を堆積しく同図（ａ））、反応性イオンエツチング（
ｒｔｌＥ）により、２層Ｋ （Ｗ／ｎ’−ＰｏｌｙＳ
ｉ）からなるゲート電極を形成する（同図（ｂ））。そ
の後８００〜９００℃の温度で、アンモニア雰囲気中に
てアニーリング処理を行い、窒化層（Ｗ−Ｎ）を形成す
る（同図（Ｃ））。このとき通常の電気炉で行うと酸素
等の巻き込みによりＷＯｔが形成されるために、ランプ
加熱炉を用いるほうがよい。さらにソース・ドレインを
形成するためにＡｓ”（ｎ’）またはＢＦｆｆｉ′（ｐ
゛）を注入しく同図（ｄ））、常圧ＣＶＤ法等により絶
縁膜（ＮＳＣ）を形成した（同図（ｅ））後に、注入し
た不純物（Ａｓ’、 ＢＦ、″）を活性化するために９
５０−１０００℃、 ３０分程度にて窒素ガス雰囲気中
でアニーリング処理に付しく同図（ｒ））、コンタクト
形成して半導体装置を製造した。
上記のごとく製造された半導体装置には以下に示す特徴
が得られた。
が得られた。
■ Ｗ／ｎ”−ＰｏｌｙＳ ｉ２２層構造エツチングが
、実施例２におけるＷ／ ’ｒ ｉＮ／ｎ”−Ｐｏｌｙ
Ｓ ｉａ層構造に比べて比較的容易である。
、実施例２におけるＷ／ ’ｒ ｉＮ／ｎ”−Ｐｏｌｙ
Ｓ ｉａ層構造に比べて比較的容易である。
■ Ｗ／ｎ’−ＰｏｌｙＳ ｉ膜をアンモニアガス雰囲
気中でアニーリング処理すると、Ｗ表面が窒化（Ｗ・Ｎ
の形成）されると同時に、Ｎ原子が該膜中を拡散し、Ｖ
Ｊ ／ １”−ＰｏｌｙＳ ｉ界面でＷ−Ｎ、５ｉ−Ｎ
等の窒化膜が形成される。そのために、１０００℃程度
の高温アニーリング処理を行っても、ＷとＳｉの相互拡
散が抑制され、シリサイド層が形成されない。
気中でアニーリング処理すると、Ｗ表面が窒化（Ｗ・Ｎ
の形成）されると同時に、Ｎ原子が該膜中を拡散し、Ｖ
Ｊ ／ １”−ＰｏｌｙＳ ｉ界面でＷ−Ｎ、５ｉ−Ｎ
等の窒化膜が形成される。そのために、１０００℃程度
の高温アニーリング処理を行っても、ＷとＳｉの相互拡
散が抑制され、シリサイド層が形成されない。
■ Ｗ＠にＷ−Ｎ＠が形成されることにより、Ｗｈ＜有
する通常の柱状結晶構造が変化し、イオン注入時のマス
ク性が向上するため、不純物のＳｉ基板への貫き抜けが
防止されチャンネリングが防止される。
する通常の柱状結晶構造が変化し、イオン注入時のマス
ク性が向上するため、不純物のＳｉ基板への貫き抜けが
防止されチャンネリングが防止される。
■ Ｗ膜にＷ−Ｎ膜が形成されることにより、該Ｗｒ１
４上に常圧ＣＶＤ法等によりＮＳＣ膜（４００℃前後）
形成するときの酸化性雰囲気によっても、Ｗ膜の酸化反
応が防止され、Ｗ／Ｎ Ｓ Ｃ界面の特性が安定になる
。
４上に常圧ＣＶＤ法等によりＮＳＣ膜（４００℃前後）
形成するときの酸化性雰囲気によっても、Ｗ膜の酸化反
応が防止され、Ｗ／Ｎ Ｓ Ｃ界面の特性が安定になる
。
（ト）発明の効果
この発明によれば、タングステンゲート電極へのコンタ
クト形成が容易な半導体装置の製造方法を提供すること
ができる。
クト形成が容易な半導体装置の製造方法を提供すること
ができる。
この発明によれば、ゲート電圧に対するソース、ドレイ
ン間の電流特性の安定な半導体装置の製造方法を提供す
ることができる。
ン間の電流特性の安定な半導体装置の製造方法を提供す
ることができる。
この発明によれば、タングステン（Ｗ）層に形成される
窒化膜により、１０００℃程度の高温処理に付してらシ
リサイド層が形成されない耐熱性を有し、またＡＩとＷ
との反応が防止できてＡｌ−８ｉ膜に対するバリア性が
向上され、さらにＮＳＣ／ＢＰ Ｓ Ｇ等の層間絶縁膜
形成時の酸化性雰囲気に対してもＷの酸化反応が防止で
き、安定した電流特性を有する半導体装置を提供するこ
とができる。
窒化膜により、１０００℃程度の高温処理に付してらシ
リサイド層が形成されない耐熱性を有し、またＡＩとＷ
との反応が防止できてＡｌ−８ｉ膜に対するバリア性が
向上され、さらにＮＳＣ／ＢＰ Ｓ Ｇ等の層間絶縁膜
形成時の酸化性雰囲気に対してもＷの酸化反応が防止で
き、安定した電流特性を有する半導体装置を提供するこ
とができる。
第１図は、この発明の実施例によって製作したＭＯ９型
半導体素子のタングステンゲート電極の説明図、第２図
、第４図、第５図は第１図に示すタングステンゲート電
極を製作する手順を順次示した説明図、第３図は第２図
に相当する（Ｉの態様を示す図、第６図は、この発明の
製造方法の一例を、断面概略図により説明する工程説明
図である。 ■・・・・・・半導体基板、 ２・・・・・・絶縁膜、
３・・・・・・タングステンゲート電極、４・・・・・
・窒化タングステン膜、 ５・・・・・・ドレイン、 ６・・・・・・ソース
、７・・・・・・層間絶縁膜、 ８・・・・・・ｎ゛−ポリシリコン膜、９・・・・・・
’ｒｉＮ膜、 ■０・・・・・・タングステン膜。 ＷＫ１ｖ！Ｊ 第２図（ｅ）
半導体素子のタングステンゲート電極の説明図、第２図
、第４図、第５図は第１図に示すタングステンゲート電
極を製作する手順を順次示した説明図、第３図は第２図
に相当する（Ｉの態様を示す図、第６図は、この発明の
製造方法の一例を、断面概略図により説明する工程説明
図である。 ■・・・・・・半導体基板、 ２・・・・・・絶縁膜、
３・・・・・・タングステンゲート電極、４・・・・・
・窒化タングステン膜、 ５・・・・・・ドレイン、 ６・・・・・・ソース
、７・・・・・・層間絶縁膜、 ８・・・・・・ｎ゛−ポリシリコン膜、９・・・・・・
’ｒｉＮ膜、 ■０・・・・・・タングステン膜。 ＷＫ１ｖ！Ｊ 第２図（ｅ）
Claims (1)
- １、半導体基板上に絶縁膜を介して少なくとも表面がタ
ングステンからなるゲート電極を設け、該ゲート電極の
表面を窒化処理した後、このゲート電極面側からイオン
注入処理を行ってゲート電極下部にチャンネル領域を形
成することによりＭＯＳ型半導体素子を構成することを
特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13815688 | 1988-06-03 | ||
| JP63-138156 | 1988-06-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277162A true JPH0277162A (ja) | 1990-03-16 |
| JPH0748562B2 JPH0748562B2 (ja) | 1995-05-24 |
Family
ID=15215330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001497A Expired - Fee Related JPH0748562B2 (ja) | 1988-06-03 | 1989-01-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748562B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015754A (ja) * | 1999-06-16 | 2001-01-19 | Hyundai Electronics Ind Co Ltd | 半導体素子の電導性ライン形成方法 |
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| EP1298710A1 (en) * | 2001-09-07 | 2003-04-02 | Infineon Technologies AG | Method for protecting a tungsten element in semiconductor device fabrication |
| KR100393964B1 (ko) * | 2000-12-18 | 2003-08-06 | 주식회사 하이닉스반도체 | 에스램 소자의 게이트 형성 방법 |
| JP2004080011A (ja) * | 2002-07-09 | 2004-03-11 | Samsung Electronics Co Ltd | シリコンオキシド層を含む半導体素子の製造方法 |
| JP2010109385A (ja) * | 2010-01-14 | 2010-05-13 | Foundation For Advancement Of International Science | 半導体装置の製造方法 |
-
1989
- 1989-01-06 JP JP1001497A patent/JPH0748562B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| JP2001015754A (ja) * | 1999-06-16 | 2001-01-19 | Hyundai Electronics Ind Co Ltd | 半導体素子の電導性ライン形成方法 |
| KR100393964B1 (ko) * | 2000-12-18 | 2003-08-06 | 주식회사 하이닉스반도체 | 에스램 소자의 게이트 형성 방법 |
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| JP2010109385A (ja) * | 2010-01-14 | 2010-05-13 | Foundation For Advancement Of International Science | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748562B2 (ja) | 1995-05-24 |
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