JPH027773A - 雑音低減装置 - Google Patents
雑音低減装置Info
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- JPH027773A JPH027773A JP63158555A JP15855588A JPH027773A JP H027773 A JPH027773 A JP H027773A JP 63158555 A JP63158555 A JP 63158555A JP 15855588 A JP15855588 A JP 15855588A JP H027773 A JPH027773 A JP H027773A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は映像信号の雑音成分を低減する雑音低減装置に
関するものである。
関するものである。
従来の技術
近年、半導体技術の進歩により半導体価格が下がり、映
像信号についても比較的容易にディジタル技術を利用し
た処理ができるようになってきた。
像信号についても比較的容易にディジタル技術を利用し
た処理ができるようになってきた。
その中の一つにフィールドメモリを利用し、フィルド間
の相関を利用して映像信号の雑音を低減する装置がある
。
の相関を利用して映像信号の雑音を低減する装置がある
。
以下図面を参照しながら、上述した従来の雑音低減装置
の一例について説明する。第３図は従来のフィールド相
関を利用した雑音低減装置である。。
の一例について説明する。第３図は従来のフィールド相
関を利用した雑音低減装置である。。
第３図において、１はＡ／Ｄ コンバータ、１１ばＡ
／Ｄ コンバータに入力されるアナログ映像信号、１
２はＡ／Ｄ コンバータから出力されるディジタル信
号である。２はＤ／Ａ コンバータ、２１はＤ／Ａ
コンバータへ入力されるディジタル信号、２２はＤ／
Ａ コンバータ２から出力されるアナログ映像信号で
ある。３はフィールドメモリであり、映像信号を１フィ
ールド分遅延する。４は第一の減算器で、減算器４ば、
ディジタル信号１２からフィールドメモリ３で１フィー
ルド分遅延信号を減算する。６はＲＯＭで、雑音低減量
を決定する。
／Ｄ コンバータに入力されるアナログ映像信号、１
２はＡ／Ｄ コンバータから出力されるディジタル信
号である。２はＤ／Ａ コンバータ、２１はＤ／Ａ
コンバータへ入力されるディジタル信号、２２はＤ／
Ａ コンバータ２から出力されるアナログ映像信号で
ある。３はフィールドメモリであり、映像信号を１フィ
ールド分遅延する。４は第一の減算器で、減算器４ば、
ディジタル信号１２からフィールドメモリ３で１フィー
ルド分遅延信号を減算する。６はＲＯＭで、雑音低減量
を決定する。
θは減算器である４、
以上のように構成された従来の雑音低減装置について以
下その動作について説明する。まず、入力されたアナロ
グ映像信号１１はＡ／Ｄ コンバタ１によってディジ
タル信号１２に変換される。
下その動作について説明する。まず、入力されたアナロ
グ映像信号１１はＡ／Ｄ コンバタ１によってディジ
タル信号１２に変換される。
この変換されたディジタル信号１２を減算器４に入力し
、フィールドメモリ３からの１フイールド前のデータと
の差を求めてＲＯＭ５へ出力する。
、フィールドメモリ３からの１フイールド前のデータと
の差を求めてＲＯＭ５へ出力する。
減算器４０減算は減算器４のマイナス端子へ入力された
データの２の補数に１を加えたものと減算器４のプラス
端子へ入ツノされたデータとを全加算器に入力して求め
ている。ＲＯＭ６は第４図に示すような特性を持ち、減
算器４より出力されるデータの差の絶対値が小さい場合
、すなわちフィルド間の相関が大きい場合、入力データ
と出力データとの比であるＫを１に近づけ雑音低減を行
い、逆に絶対値が大きい場合は（Ｌより大きい）動きが
あるとして残像を避けるためにＫをＯとし雑音低減を行
なわない。ＲＯＭ ５より出力されたブタは減１７器６
の１イナス端子６２に入力されプラス端子６１に入力さ
れたＡ／Ｄコンバータ１からのデータとの差が求められ
雑音が低減され出力端Ｔ−６３から出力される。出力端
子６３からのブタ（′ｉＤ／Ａ コンバータ２に入力さ
れると同時にツーイールドメモリ３にも入力され、１フ
イールド後に再び使用される。一方り／Ａコンバータ２
に入力されたディジタル信号２１はアナログ映像信号２
２に変換されて出力される。
データの２の補数に１を加えたものと減算器４のプラス
端子へ入ツノされたデータとを全加算器に入力して求め
ている。ＲＯＭ６は第４図に示すような特性を持ち、減
算器４より出力されるデータの差の絶対値が小さい場合
、すなわちフィルド間の相関が大きい場合、入力データ
と出力データとの比であるＫを１に近づけ雑音低減を行
い、逆に絶対値が大きい場合は（Ｌより大きい）動きが
あるとして残像を避けるためにＫをＯとし雑音低減を行
なわない。ＲＯＭ ５より出力されたブタは減１７器６
の１イナス端子６２に入力されプラス端子６１に入力さ
れたＡ／Ｄコンバータ１からのデータとの差が求められ
雑音が低減され出力端Ｔ−６３から出力される。出力端
子６３からのブタ（′ｉＤ／Ａ コンバータ２に入力さ
れると同時にツーイールドメモリ３にも入力され、１フ
イールド後に再び使用される。一方り／Ａコンバータ２
に入力されたディジタル信号２１はアナログ映像信号２
２に変換されて出力される。
発明が解決しようとする課題
しかしながら上記のような構成では、雑音低減を行おう
とする点の差だけによってフィールド間の相関を判定し
雑音低減を行っているため、静止部分と動き部分との差
を判別することが難しく、必要な部分で雑音低減の効果
を上げようとすると、その分動き部分で残像が増加し映
像が不自然になるため実際の使用ではあまり大きな改善
効果を得ることができないという課題を有していた。
とする点の差だけによってフィールド間の相関を判定し
雑音低減を行っているため、静止部分と動き部分との差
を判別することが難しく、必要な部分で雑音低減の効果
を上げようとすると、その分動き部分で残像が増加し映
像が不自然になるため実際の使用ではあまり大きな改善
効果を得ることができないという課題を有していた。
本発明は上記課題に鑑み、雑音低減を行おうとする点だ
けでなく、その点の近傍の複数の点の差も利用すること
によってフィールド間の相関を判定し雑音低減を行い、
静止部分と動き部分との差をより明確化し、雑音低減量
を大きくしても残像の増加が少ない雑音低減装置を提供
せんとするものである。
けでなく、その点の近傍の複数の点の差も利用すること
によってフィールド間の相関を判定し雑音低減を行い、
静止部分と動き部分との差をより明確化し、雑音低減量
を大きくしても残像の増加が少ない雑音低減装置を提供
せんとするものである。
課題を解決するだめの手段
上記課題を解決するために本発明の雑音低減装置は、ｎ
個の遅延素子からなる第一の遅延装置と。
個の遅延素子からなる第一の遅延装置と。
第一の減算器と第一の遅延装置のｎ個の個々の遅延素子
からのｎ＋１個のディジタルデータに応じて予め記憶し
ておいたディジタルデータを出力し雑音低減量を決定す
る拡張ＲＯＭと、ＡＤＣの第二の減算器との間のｍ個の
個々の遅延素子からなる第二の遅延装置とを有する構成
となっている。
からのｎ＋１個のディジタルデータに応じて予め記憶し
ておいたディジタルデータを出力し雑音低減量を決定す
る拡張ＲＯＭと、ＡＤＣの第二の減算器との間のｍ個の
個々の遅延素子からなる第二の遅延装置とを有する構成
となっている。
作 用
本発明は上記した構成によって、第二の遅延装置により
、雑音低減を行おうとする中心点を決定し、第一の遅延
装置により、その点の近傍の複数の点の差を得、１個の
点だけでなくその点の近傍の複数の点の相関を同時に得
ることができ、これら複数の点の相関データからより確
実な静止部分と動き部分の判別を行い、この判別結果に
よって雑音低減量を決定するため、静止部分でより大き
な雑音低減量を得る場合でも動き部分での雑像は従来よ
りも小さく抑えることが可能である。
、雑音低減を行おうとする中心点を決定し、第一の遅延
装置により、その点の近傍の複数の点の差を得、１個の
点だけでなくその点の近傍の複数の点の相関を同時に得
ることができ、これら複数の点の相関データからより確
実な静止部分と動き部分の判別を行い、この判別結果に
よって雑音低減量を決定するため、静止部分でより大き
な雑音低減量を得る場合でも動き部分での雑像は従来よ
りも小さく抑えることが可能である。
実施例
以下本発明の実施例の雑音低減装置について、図面を参
照しながら説明する。第１図は本発明の一実施例におけ
る雑音低減装置のブロック図、第２図は第１図の中の拡
張ＲＯＭの一例を示す詳細図で、第３図と同一部には同
一番号を付し説明を省略する。
照しながら説明する。第１図は本発明の一実施例におけ
る雑音低減装置のブロック図、第２図は第１図の中の拡
張ＲＯＭの一例を示す詳細図で、第３図と同一部には同
一番号を付し説明を省略する。
第１図において、１はＡ／Ｄ コンバータ（以下ＡＤＣ
という）、Ｄ／Ａ コンバータ（以下ＤＡＣという）、
３はフィールドメモリ、４は第一の減算器、６は第二の
減算器、７ばある点の近傍の複数の点の差を得るだめの
第１の遅延装置、７０１から７ＯＮは第１の遅延装置子
を形成するｎ個の遅延素子、８は雑音低、戎を行おうと
する中心点を決定するだめの第２の遅延装置、８０１か
ら８０Ｍは第２の遅延装置８を形成するｍ個の遅延素子
、１４は拡張ＲＯＭ、１４１は拡張ＲＯＭ１４０人力群
、１４２は拡張ＲＯＭ１４の出力である。
という）、Ｄ／Ａ コンバータ（以下ＤＡＣという）、
３はフィールドメモリ、４は第一の減算器、６は第二の
減算器、７ばある点の近傍の複数の点の差を得るだめの
第１の遅延装置、７０１から７ＯＮは第１の遅延装置子
を形成するｎ個の遅延素子、８は雑音低、戎を行おうと
する中心点を決定するだめの第２の遅延装置、８０１か
ら８０Ｍは第２の遅延装置８を形成するｍ個の遅延素子
、１４は拡張ＲＯＭ、１４１は拡張ＲＯＭ１４０人力群
、１４２は拡張ＲＯＭ１４の出力である。
また第２図において、９１から９（Ｎ＋１ ）はｎ個の
範囲検出器、１９１から１９（Ｎ＋１）はそれぞれの範
囲検出器の入力、２９１から２９（Ｎ＋１ ）はそれぞ
れの範囲検出器の出力、１０は論理積器、１０１は論理
積層器１０の入力、１０２は論理積器１０の出力、１１
はデータ切替スイッチ、１１１は制御入力が「真」の場
合に選択される入力、１１２は制御入力が「偽」の場合
に選択される入力、１１３はデータ切替スイッチ出力、
１１４はデータ切替スイッチの制御入力、１２はＲＯＭ
、１２１はＲＯＭ１２の入力、１２２はＲＯＭ１２の出
力、１３はＲＯＭ、１３１はＲＯＭ１３の入力、１３２
はＲＯＭ１ｓの出力である。
範囲検出器、１９１から１９（Ｎ＋１）はそれぞれの範
囲検出器の入力、２９１から２９（Ｎ＋１ ）はそれぞ
れの範囲検出器の出力、１０は論理積器、１０１は論理
積層器１０の入力、１０２は論理積器１０の出力、１１
はデータ切替スイッチ、１１１は制御入力が「真」の場
合に選択される入力、１１２は制御入力が「偽」の場合
に選択される入力、１１３はデータ切替スイッチ出力、
１１４はデータ切替スイッチの制御入力、１２はＲＯＭ
、１２１はＲＯＭ１２の入力、１２２はＲＯＭ１２の出
力、１３はＲＯＭ、１３１はＲＯＭ１３の入力、１３２
はＲＯＭ１ｓの出力である。
以上のように構成された雑音低減装置について、以下第
１同文び第２図を用いてその動作を説明する。
１同文び第２図を用いてその動作を説明する。
まず第１図において、ＡＤＣｌへ入力されたアナログ映
像信号１１がディジタル信号１２へ変換されて、減算器
４にて１フイールド前の信号と差分を求め第一の遅延装
置７へ出力されるまでは従来と同様でちる。
像信号１１がディジタル信号１２へ変換されて、減算器
４にて１フイールド前の信号と差分を求め第一の遅延装
置７へ出力されるまでは従来と同様でちる。
次に第一の遅延装置子は縦続接続されたｎ個の個々の遅
延素子７０１〜７ＯＮから構成されており、全体で警τ
ｉの遅延時間を持っている。そしｉ ＝１ て５個々の遅延素子７０１〜７ＯＮの出力が取シ出せる
構成になっている。ここで遅延素子の時間は、雑音低減
を行なおうとする点の画面上左右の近傍の点であれば、
サンプリングクロックの周期であればよく、遅延素子は
フリップフロップで容易に構成できる。まだ画面上上下
の近傍の点であれば、１ライン分のメモリが必要である
。
延素子７０１〜７ＯＮから構成されており、全体で警τ
ｉの遅延時間を持っている。そしｉ ＝１ て５個々の遅延素子７０１〜７ＯＮの出力が取シ出せる
構成になっている。ここで遅延素子の時間は、雑音低減
を行なおうとする点の画面上左右の近傍の点であれば、
サンプリングクロックの周期であればよく、遅延素子は
フリップフロップで容易に構成できる。まだ画面上上下
の近傍の点であれば、１ライン分のメモリが必要である
。
一方ＡＤＣ１からの信号は第二の遅延装置８に入ノＪさ
れる。第二の遅延装置すは縦続接続されたｍ個の個々の
遅延装置８０１〜ｓｏＭから構成されており、全体でテ
τｉの遅延時間を持っている。
れる。第二の遅延装置すは縦続接続されたｍ個の個々の
遅延装置８０１〜ｓｏＭから構成されており、全体でテ
τｉの遅延時間を持っている。
これは、第一の遅延装置ｉｔ７で雑音低減を行なおうと
する点のデータが遅れるため、これを補正するものであ
る。ｍ ＝ ｎ／２ とすれば、雑音低減を行なおうと
する点を中心に近傍の点のデータを対称に得ることがで
きる。
する点のデータが遅れるため、これを補正するものであ
る。ｍ ＝ ｎ／２ とすれば、雑音低減を行なおうと
する点を中心に近傍の点のデータを対称に得ることがで
きる。
上記のような構成によって、雑音低減を行なおうとする
点とその近傍の点の差分を得ることかで−きる。そして
これらの得られた差分は、拡張ＲＯＭ１４に入力されこ
こで雑音低減量が決定され第二の減′ｎ器６へ出力され
る。そして第二の減算器６によって、第二の遅延装置８
からのデータと拡張ＲＯＭ１４からのデータの差が求め
られ雑音が低減される。これ以降の動作は従来と同様で
ある。
点とその近傍の点の差分を得ることかで−きる。そして
これらの得られた差分は、拡張ＲＯＭ１４に入力されこ
こで雑音低減量が決定され第二の減′ｎ器６へ出力され
る。そして第二の減算器６によって、第二の遅延装置８
からのデータと拡張ＲＯＭ１４からのデータの差が求め
られ雑音が低減される。これ以降の動作は従来と同様で
ある。
但しフィールドメモリ３の遅延時間は従来よりも第二の
遅延装置８の遅延時間！τｉだけ短くなけ１−′Ｉ ればならない。
遅延装置８の遅延時間！τｉだけ短くなけ１−′Ｉ ればならない。
次に、拡張ＲＯＭ１４の動作について説明する。
第２図は拡張ＲＯＭ１４の詳細図の一例である。
入力信号１９１〜１９（Ｎ＋１）は（Ｎ＋１）個あるが
、そのうちＭ４−１番目（Ｎ＞Ｍ）の入力信号以外それ
ぞれの範囲検出器９１〜９（Ｎ＋１）に入力される。こ
こでは差分εの絶対値がある一定の値Ｌｎより小さいか
等しい場合、すなわちＬｎ≦ε≦＋Ｌｎ の場合にそれぞれの出力２９１から２９（Ｎ＋１ ）に
「真」が出力される。そしてそれぞれの範囲検出器の出
力は論理積器１ｏに入力される。ここでは論理積が計算
され、この論理積がデータ切換スイッチ１１に出力され
る。つｔｒ近傍の点における１フイールド前との差分が
すべて一定の値Ｌｎより小さい場合のみ出力される論理
積は「真」となる。そしてデータ切換スイッチ１１の制
御入力端子１１４へ入力される。一方ｍ ＋１番目の入
力はＲＯＭ１２及びＲＯＭ１３に入力されている。
、そのうちＭ４−１番目（Ｎ＞Ｍ）の入力信号以外それ
ぞれの範囲検出器９１〜９（Ｎ＋１）に入力される。こ
こでは差分εの絶対値がある一定の値Ｌｎより小さいか
等しい場合、すなわちＬｎ≦ε≦＋Ｌｎ の場合にそれぞれの出力２９１から２９（Ｎ＋１ ）に
「真」が出力される。そしてそれぞれの範囲検出器の出
力は論理積器１ｏに入力される。ここでは論理積が計算
され、この論理積がデータ切換スイッチ１１に出力され
る。つｔｒ近傍の点における１フイールド前との差分が
すべて一定の値Ｌｎより小さい場合のみ出力される論理
積は「真」となる。そしてデータ切換スイッチ１１の制
御入力端子１１４へ入力される。一方ｍ ＋１番目の入
力はＲＯＭ１２及びＲＯＭ１３に入力されている。
ＲＯＭ１２とＲＯＭ１３は従来のＲＯＭと同様ノもので
ある。ＲＯＭ１２はＫの値大きく設定したものであり雑
音改善量が大きい特性を持ち、ＲＯＭ１３はＲＯＭ１２
よりＫの値を小さく設定し、雑音改善量を抑えた特性を
持っている。そしてそれぞれのＲＯＭの出力はデータ切
換スイッチ１１へ入力される。
ある。ＲＯＭ１２はＫの値大きく設定したものであり雑
音改善量が大きい特性を持ち、ＲＯＭ１３はＲＯＭ１２
よりＫの値を小さく設定し、雑音改善量を抑えた特性を
持っている。そしてそれぞれのＲＯＭの出力はデータ切
換スイッチ１１へ入力される。
データ切換スイッチ１１は制御入力が「真」の場合はＲ
ＯＭ１２の出力を選択し、ＲＯＭ１２のデータが出力さ
れ、制御入力が「偽」の場合はＲＯＭ１３の出力を選択
し、ＲＯＭ１３のデータが出力される。つまり拡張ＲＯ
Ｍ１４は近傍の点においてもフィールド間の相関が強い
場合はＲＯＭ１２の出力を選択し雑音改善量を大きくし
、相関が弱い場合はＲｏｌｌｓの出力を選択し雑音改善
量を抑えるように動作する。
ＯＭ１２の出力を選択し、ＲＯＭ１２のデータが出力さ
れ、制御入力が「偽」の場合はＲＯＭ１３の出力を選択
し、ＲＯＭ１３のデータが出力される。つまり拡張ＲＯ
Ｍ１４は近傍の点においてもフィールド間の相関が強い
場合はＲＯＭ１２の出力を選択し雑音改善量を大きくし
、相関が弱い場合はＲｏｌｌｓの出力を選択し雑音改善
量を抑えるように動作する。
以上のように本実施例によれば、ある点の近傍の複数の
点の差を得るだめのｎ個の遅延素子からなる第一の遅延
装置７と、雑音低減を行おうとする中心点を決定するた
めのＡＤＣｌと第二の減算器６との間のｍ個の遅延素子
８０１〜ｓｏＭからなる第二の遅延装置８と、拡張ＲＯ
Ｍ１４としてｎ個（本実施例ではｎ＝２）の範囲検出器
９１゜９２と、特性の異ナッた２個の８０Ｍ１２，１３
と、それぞれの範囲検出器９１．９２の論理積を得る論
理積器１０と、論理積器１０の出力に応じて各ＲＯＭの
出力を選択するデータ切換スイッチ１１を設けることに
より、より確実なフィールド間の相関検出が可能であり
、大きな雑音低減効果を得ようとする場合でも動き部分
の残像は従来より小さく抑えることができる。
点の差を得るだめのｎ個の遅延素子からなる第一の遅延
装置７と、雑音低減を行おうとする中心点を決定するた
めのＡＤＣｌと第二の減算器６との間のｍ個の遅延素子
８０１〜ｓｏＭからなる第二の遅延装置８と、拡張ＲＯ
Ｍ１４としてｎ個（本実施例ではｎ＝２）の範囲検出器
９１゜９２と、特性の異ナッた２個の８０Ｍ１２，１３
と、それぞれの範囲検出器９１．９２の論理積を得る論
理積器１０と、論理積器１０の出力に応じて各ＲＯＭの
出力を選択するデータ切換スイッチ１１を設けることに
より、より確実なフィールド間の相関検出が可能であり
、大きな雑音低減効果を得ようとする場合でも動き部分
の残像は従来より小さく抑えることができる。
なお拡張ＲＯＭ１４の実施例としては、ＲＯＭの個数を
３個以上として論理積器を複数個使用し、相関性をきめ
細かく判別し最適なＲＯＭ選択を行なう構成も可能であ
る。
３個以上として論理積器を複数個使用し、相関性をきめ
細かく判別し最適なＲＯＭ選択を行なう構成も可能であ
る。
発明の効果
以上のように本発明は、ある点の近傍の複数の点の差を
得るだめのｎ個の遅延素子からなる第一の遅延装置と、
第一の減算器と第一の遅延装置のｎ個の個々の遅延素子
からのｎ＋１個のディジタルデータに応じて予め記憶し
ておいたディジタルデータを出力し雑音低減量を決定す
る拡張ＲＯＭと、雑音低減を行おうとする中心点を決定
するためのＡＤＣと第二の減算器との間のｍ個の遅延素
子からなる第二の遅延装置という構成を設けることによ
り、大きな雑音低減効果を得ようとする場合でも動き部
分での残像は従来より小さく抑えることができるため、
映像が不自然になりにくいといった優れた効果を得るこ
とができる。
得るだめのｎ個の遅延素子からなる第一の遅延装置と、
第一の減算器と第一の遅延装置のｎ個の個々の遅延素子
からのｎ＋１個のディジタルデータに応じて予め記憶し
ておいたディジタルデータを出力し雑音低減量を決定す
る拡張ＲＯＭと、雑音低減を行おうとする中心点を決定
するためのＡＤＣと第二の減算器との間のｍ個の遅延素
子からなる第二の遅延装置という構成を設けることによ
り、大きな雑音低減効果を得ようとする場合でも動き部
分での残像は従来より小さく抑えることができるため、
映像が不自然になりにくいといった優れた効果を得るこ
とができる。
第１図は本発明の一実施例における雑音低減装置のブロ
ック図、第２図は拡張ＲＯＭの詳細な構成例を示すブロ
ック図、第３図は従来の雑音低減装置のブロック図、第
４図はＲＯＭの入出力特性図である。 １・・・・・・ＡＤＣ１２・・・・・・ＤＡＣｌｓ・・
・・・・フィールドメモリ、４・・・・・・第一の減算
器、５・・・・・・ＲＯＭθ・・・・・・第二の減算器
、７・・・・・・第一の遅延装置、８・・・・・・第二
の遅延装置、９・・・・・・範囲検出器、１０・・・・
・・論理積器、１１・・・・・・データ切換スイッチ、
１２゜１３・・・・・・ＲＯＭ、１４・・・・・・拡張
ＲＯＭ０代理人の氏名 弁理士 中 尾 敏 男 ほか
１名第 図 ／−−ＡＤＣ （ア亀）Ｖノ
ック図、第２図は拡張ＲＯＭの詳細な構成例を示すブロ
ック図、第３図は従来の雑音低減装置のブロック図、第
４図はＲＯＭの入出力特性図である。 １・・・・・・ＡＤＣ１２・・・・・・ＤＡＣｌｓ・・
・・・・フィールドメモリ、４・・・・・・第一の減算
器、５・・・・・・ＲＯＭθ・・・・・・第二の減算器
、７・・・・・・第一の遅延装置、８・・・・・・第二
の遅延装置、９・・・・・・範囲検出器、１０・・・・
・・論理積器、１１・・・・・・データ切換スイッチ、
１２゜１３・・・・・・ＲＯＭ、１４・・・・・・拡張
ＲＯＭ０代理人の氏名 弁理士 中 尾 敏 男 ほか
１名第 図 ／−−ＡＤＣ （ア亀）Ｖノ
Claims (1)
- 入力された映像信号をディジタルデータに変換し出力す
るＡ／Ｄコンバータと、入力されたディジタルデータを
映像信号に変換し出力するＤ／Ａコンバータと、前記Ｄ
／Ａコンバータに入力されるディジタルデータを少なく
とも１フィールド分遅延し出力するフィールドメモリと
、前記Ａ／Ｄコンバータからのディジタルデータと前記
フィールドメモリで遅延されたディジタルデータとの差
を出力する第一の減算器と、ディジタルデータを一定時
間τｉだけ遅延し出力する遅延素子を第一の減算器の出
力にｎ個縦続接続し第一の減算器からのディジタルデー
タを遅延する第一の遅延装置と、第一の減算器と第一の
遅延装置のｎ個の個々の遅延素子からのｎ＋１個のディ
ジタルデータに応じて予め記憶しておいたディジタルデ
ータを出力し雑音低減量を決定する拡張ＲＯＭと、前記
Ａ／Ｄコンバータからのディジタルデータを一定時間▲
数式、化学式、表等があります▼τｉ（ｍは正の整数）
だけ遅延し出力する第二の遅延装置と、第二の遅延装置
からのディジタルデータと前記拡張ＲＯＭからのディジ
タルデータとの差を前記Ｄ／Ａコンバータと前記フィー
ルドメモリに出力する第二の減算器とを備えたことを特
徴とする雑音低減装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158555A JPH027773A (ja) | 1988-06-27 | 1988-06-27 | 雑音低減装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158555A JPH027773A (ja) | 1988-06-27 | 1988-06-27 | 雑音低減装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027773A true JPH027773A (ja) | 1990-01-11 |
Family
ID=15674265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158555A Pending JPH027773A (ja) | 1988-06-27 | 1988-06-27 | 雑音低減装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04354620A (ja) * | 1991-05-31 | 1992-12-09 | Maruzen Seiko Kk | ワイヤ放電加工機用チャックの形成方法及びそれに使用するチャック用ブロック |
| EP0502615A3 (ja) * | 1991-03-07 | 1994-04-27 | Matsushita Electric Industrial Co Ltd |
-
1988
- 1988-06-27 JP JP63158555A patent/JPH027773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0502615A3 (ja) * | 1991-03-07 | 1994-04-27 | Matsushita Electric Industrial Co Ltd | |
| JPH04354620A (ja) * | 1991-05-31 | 1992-12-09 | Maruzen Seiko Kk | ワイヤ放電加工機用チャックの形成方法及びそれに使用するチャック用ブロック |
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