JPH0277938A - Ｌｓｉ論理回路装置 - Google Patents
Ｌｓｉ論理回路装置Info
- Publication number
- JPH0277938A JPH0277938A JP63230286A JP23028688A JPH0277938A JP H0277938 A JPH0277938 A JP H0277938A JP 63230286 A JP63230286 A JP 63230286A JP 23028688 A JP23028688 A JP 23028688A JP H0277938 A JPH0277938 A JP H0277938A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- logic circuit
- output
- signal
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データ処理装置を構成するＬＳＩ論理回路
装置に係わり、特にスキャン機能を有するＬＳＩ論理回
路装置に関するものである。
装置に係わり、特にスキャン機能を有するＬＳＩ論理回
路装置に関するものである。
［従来の技術］
従来、ＬＳＩ論理回路装置におけるスキャン機能は、Ｌ
ＳＩ論理回路装置単体あるいは複数のＬＳＩ論理回路装
置より成るデータ処理装置の診断を容易化する技術とし
て公知のものであり、またデータ処理装置の障害情報の
採取手段としても用いられている。
ＳＩ論理回路装置単体あるいは複数のＬＳＩ論理回路装
置より成るデータ処理装置の診断を容易化する技術とし
て公知のものであり、またデータ処理装置の障害情報の
採取手段としても用いられている。
第２図は従来のＬＳＩ論理回路装置を示す概略構成図で
ある０図において、１はスキャン動作と通常動作とを切
り換えるためのスキャン制御信号入力端子、２はスキャ
ン動作時にスキャン・パスへデータを供給するためのス
キャン・イン信号入力端子、３はスキャン動作の場合は
スキャン・パスより供給される入力データを、また通常
動作の場合は通常動作用の組合わせ回路から供給される
入力データを選択的に記憶するための記憶素子、４はス
キャン動作時にスキャン・パスから順次読み出される記
憶素子３のデータを出力するためのスキャン・アウト信
号出力端子、６は通常動作用の信号出力端子である。
ある０図において、１はスキャン動作と通常動作とを切
り換えるためのスキャン制御信号入力端子、２はスキャ
ン動作時にスキャン・パスへデータを供給するためのス
キャン・イン信号入力端子、３はスキャン動作の場合は
スキャン・パスより供給される入力データを、また通常
動作の場合は通常動作用の組合わせ回路から供給される
入力データを選択的に記憶するための記憶素子、４はス
キャン動作時にスキャン・パスから順次読み出される記
憶素子３のデータを出力するためのスキャン・アウト信
号出力端子、６は通常動作用の信号出力端子である。
次に、上記従来のＬＳＩ論理回路装置の動作について説
明する。スキャン制御信号入力端子１がら供給されるス
キャン制御信号によりスキャン動作が指示されると、ス
キャン・イン信号入力端子２からスキャン・イン信号が
供給される。また、記憶素子３は記憶データをスキャン
・パスの次段の記憶素子３へ送出すると共に、スキャン
・パスより入力されたデータを記憶する。このようにし
てすべての記憶素子３の記憶データが順次スキャン・ア
ウト信号出力端子４より出される。この間、すべての記
憶素子３を直列接続して構成したスキャン・パスはシフ
トレジスタとして働くので、記憶素子３に記憶されるデ
ータはシフト動作と共に変化し、これにより通常動作用
の信号出力端子６からの出力信号も変化してしまう。
明する。スキャン制御信号入力端子１がら供給されるス
キャン制御信号によりスキャン動作が指示されると、ス
キャン・イン信号入力端子２からスキャン・イン信号が
供給される。また、記憶素子３は記憶データをスキャン
・パスの次段の記憶素子３へ送出すると共に、スキャン
・パスより入力されたデータを記憶する。このようにし
てすべての記憶素子３の記憶データが順次スキャン・ア
ウト信号出力端子４より出される。この間、すべての記
憶素子３を直列接続して構成したスキャン・パスはシフ
トレジスタとして働くので、記憶素子３に記憶されるデ
ータはシフト動作と共に変化し、これにより通常動作用
の信号出力端子６からの出力信号も変化してしまう。
一方、スキャン制御信号入力端子１から供給されるスキ
ャン制御信号が通常動作を指示すると、記憶素子３は通
常動作用の組合わせ回路から供給されるデータを入力す
るように働き、このＬＳＩ論理回路装置は１次的な論理
機能を実現する。
ャン制御信号が通常動作を指示すると、記憶素子３は通
常動作用の組合わせ回路から供給されるデータを入力す
るように働き、このＬＳＩ論理回路装置は１次的な論理
機能を実現する。
〔発明が解決しようとする課題］
上記従来のＬＳＩ論理回路装置は以上のように構成され
ているので、スキャン動作中は記憶素子３の内容の変化
に伴って通常動作用の信号出力端子６の出力信号が変化
するから、この出力信号を出力する信号出力端子６が本
ＬＳＩ論理回路装置のスキャン動作中にも通常動作を行
うように構成される第２の論理回路装置に接続されてい
る場合は、第２の論理回路装置の動作は保証されないと
いう問題点があった。
ているので、スキャン動作中は記憶素子３の内容の変化
に伴って通常動作用の信号出力端子６の出力信号が変化
するから、この出力信号を出力する信号出力端子６が本
ＬＳＩ論理回路装置のスキャン動作中にも通常動作を行
うように構成される第２の論理回路装置に接続されてい
る場合は、第２の論理回路装置の動作は保証されないと
いう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、スキャン動作による通常動作用の出力信号の
無意味な変化が、他の論理回路装置の動作に影響を与え
ることがないＬＳＩ論理回路装置を得ることを目的とす
る。
たもので、スキャン動作による通常動作用の出力信号の
無意味な変化が、他の論理回路装置の動作に影響を与え
ることがないＬＳＩ論理回路装置を得ることを目的とす
る。
［課題を解決するための手段］
この発明に係わるＬＳＩ論理回路装置は、スキャン動作
中に有効となる出力禁止ゲートを備え、この出力禁止ゲ
ートによりスキャン動作中はすべての通常動作用の出力
信号を無効化するようにしたものである。
中に有効となる出力禁止ゲートを備え、この出力禁止ゲ
ートによりスキャン動作中はすべての通常動作用の出力
信号を無効化するようにしたものである。
［作用］
この発明におけるＬＳＩ論理回路装置は、スキャン動作
中に有効となる出力禁止ゲートを備えることにより、こ
の出力禁止ゲートは、スキャン動作中はすべての通常動
作用の出力信号を無効化するように働く。
中に有効となる出力禁止ゲートを備えることにより、こ
の出力禁止ゲートは、スキャン動作中はすべての通常動
作用の出力信号を無効化するように働く。
［実施例コ
第１図はこの発明の実施例であるＬＳＩ論理回路装置を
示す概略構成図である０図において、１はスキャン動作
と通常動作とを切り換えるためのスキャン制御信号入力
端子、２はスキャン動作時にスキャン・パスへデータを
供給するためのスキャン・イン信号入力端子、３はスキ
ャン動作の場合はスキャン・パスより供給される入力デ
ータを、また通常動作の場合は通常動作用の組合わせ回
路から供給される入力データを選択的に記憶するための
記憶素子、４はスキャン動作時に、スキャン・パスから
順次読み出される記憶素子３のデータを出力するための
スキャン・アウト信号出力端子、５はスキャン動作中に
有効となる出力禁止ゲート、６は通常動作用の信号出力
端子である。
示す概略構成図である０図において、１はスキャン動作
と通常動作とを切り換えるためのスキャン制御信号入力
端子、２はスキャン動作時にスキャン・パスへデータを
供給するためのスキャン・イン信号入力端子、３はスキ
ャン動作の場合はスキャン・パスより供給される入力デ
ータを、また通常動作の場合は通常動作用の組合わせ回
路から供給される入力データを選択的に記憶するための
記憶素子、４はスキャン動作時に、スキャン・パスから
順次読み出される記憶素子３のデータを出力するための
スキャン・アウト信号出力端子、５はスキャン動作中に
有効となる出力禁止ゲート、６は通常動作用の信号出力
端子である。
次に、上記この発明の実施例であるＬＳＩ論理回路装置
の動作について説明する。この発明によるＬＳＩ論理回
路装置の動作において、通常動作の場合は出力禁止ゲー
ト５が無効となるので、上記従来例の場合と全く同じ動
作となる。それゆえ、その動作の説明は省略する。
の動作について説明する。この発明によるＬＳＩ論理回
路装置の動作において、通常動作の場合は出力禁止ゲー
ト５が無効となるので、上記従来例の場合と全く同じ動
作となる。それゆえ、その動作の説明は省略する。
一方、スキャン動作中はスキャン制御信号入力端子１か
ら供給されるスキャン制御信号により出力禁止ゲート５
が有効となるように制御されるから、通常動作用の信号
出力端子６から出力される出力信号が無効化され、その
ためスキャン動作に伴って上記出力信号が変化すること
はない。
ら供給されるスキャン制御信号により出力禁止ゲート５
が有効となるように制御されるから、通常動作用の信号
出力端子６から出力される出力信号が無効化され、その
ためスキャン動作に伴って上記出力信号が変化すること
はない。
なお、上記実施例では専用の出力禁止ゲート５を設けた
場合について説明したが、これに代えて組合わせ回路に
含まれる論理ゲートを用いて同一の作用を行うように構
成しても良い。
場合について説明したが、これに代えて組合わせ回路に
含まれる論理ゲートを用いて同一の作用を行うように構
成しても良い。
［発明の効果］
以上のように、この発明のＬＳＩ論理回路装置によれば
、スキャン動作中に有効となる出力禁止ゲートを備え、
この出力禁止ゲートによりスキャン動作中はすべての通
常動作用の出力信号を無効化するように構成したので、
スキャン動作を行っていない他の論理回路装置に与える
影響をなくすことができるという優れた効果を奏する。
、スキャン動作中に有効となる出力禁止ゲートを備え、
この出力禁止ゲートによりスキャン動作中はすべての通
常動作用の出力信号を無効化するように構成したので、
スキャン動作を行っていない他の論理回路装置に与える
影響をなくすことができるという優れた効果を奏する。
第１図はこの発明の実施例であるＬＳＩ論理回路装置を
示す概略構成図、第２図は従来のＬＳＩ論理回路装置を
示す概略構成図である。 図において、１・・・スキャン制御信号入力端子、２・
・・スキャン・イン信号入力端子、３・・・記憶素子、
４・・・スキャン・アウト信号出力端子、５・・・出力
禁止ゲート、６・・・信号出力端子である。 なお、図中、同一符号は同一、又は相当部分を示す。
示す概略構成図、第２図は従来のＬＳＩ論理回路装置を
示す概略構成図である。 図において、１・・・スキャン制御信号入力端子、２・
・・スキャン・イン信号入力端子、３・・・記憶素子、
４・・・スキャン・アウト信号出力端子、５・・・出力
禁止ゲート、６・・・信号出力端子である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 複数の記憶素子と、これら記憶素子を直列接続して構成
したスキャン・パスと、このスキャン・パスを用いたシ
フト動作と通常動作とを切り換えるためのスキャン制御
信号入力端子と、上記スキャン・パスへデータを入力す
るためのスキャン・イン信号入力端子と、上記スキャン
・パスよりデータを出力するためのスキャン・アウト信
号出力端子と、通常動作用の信号出力端子と、スキャン
動作中はすべての通常動作用の出力信号を無効化するよ
うに働く出力禁止ゲートとを備えたことを特徴とするＬ
ＳＩ論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230286A JPH0277938A (ja) | 1988-09-14 | 1988-09-14 | Ｌｓｉ論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230286A JPH0277938A (ja) | 1988-09-14 | 1988-09-14 | Ｌｓｉ論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0277938A true JPH0277938A (ja) | 1990-03-19 |
Family
ID=16905433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63230286A Pending JPH0277938A (ja) | 1988-09-14 | 1988-09-14 | Ｌｓｉ論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0277938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7111212B2 (en) | 2001-05-18 | 2006-09-19 | Sony Computer Entertainment Inc. | Debugging system for semiconductor integrated circuit |
-
1988
- 1988-09-14 JP JP63230286A patent/JPH0277938A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7111212B2 (en) | 2001-05-18 | 2006-09-19 | Sony Computer Entertainment Inc. | Debugging system for semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5210759A (en) | Data processing system having scan testing using set latches for selectively observing test data | |
| EP0158679A1 (en) | A scannable asynchronous/synchronous cmos latch | |
| US7117413B2 (en) | Wrapped core linking module for accessing system on chip test | |
| US7996738B2 (en) | Semiconductor chip with a plurality of scannable storage elements and a method for scanning storage elements on a semiconductor chip | |
| EP1081498B1 (en) | Scan latch circuit | |
| KR940007892A (ko) | 진단기능을 갖는 반도체집적회로장치 | |
| JP2550837B2 (ja) | スキャンパスのテスト制御回路 | |
| US5796994A (en) | Patch mechanism for allowing dynamic modifications of the behavior of a state machine | |
| US5406567A (en) | Off-line test circuit of a semiconnector integrated logic circuit | |
| US5936976A (en) | Selecting a test data input bus to supply test data to logical blocks within an integrated circuit | |
| JPH0277938A (ja) | Ｌｓｉ論理回路装置 | |
| KR940004332B1 (ko) | 정보처리장치 | |
| KR950003973A (ko) | 회로 소자 상태의 진단 장치 및 그 방법, 디지탈 프로세서 시스템 | |
| US6463562B1 (en) | Semiconductor device including macros and its testing method | |
| US5341380A (en) | Large-scale integrated circuit device | |
| EP0382360A3 (en) | Event qualified testing architecture for integrated circuits | |
| KR0170210B1 (ko) | 메모리 장치의 테스트 회로 | |
| JPS6044702B2 (ja) | 半導体装置 | |
| JP2002286806A (ja) | 半導体デバイスのスキャンテスト方式 | |
| JPH0231179A (ja) | スキャンパスを持つ大規模集積回路装置 | |
| JPS62280663A (ja) | 集積回路装置 | |
| JPS578858A (en) | Integrated circuit package | |
| JPH05232188A (ja) | 半導体集積回路の試験回路 | |
| JP3178190B2 (ja) | 半導体集積回路 | |
| JPH02146186A (ja) | ランダムアクセスメモリ装置 |