JPH04175930A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサの如きデータ処理装置に
係わり、特に、並列処理ＲＩＳＣプロセッサの複数命令
同時実行の処理方式に関する。

〔従来の技術〕

従来の装置は、特開昭６３−４９８４３号公報に記載の
ように、演算器の入力レジスタの入力はレジスタファイ
ルの出力ポートのみに接続し、演算器の出力は、演算器
固有の出力ポートのみに接続していた。

〔発明が解決しようとする課題〕

上記従来例では、命令を（１）レジスタ読出し。

（２）演算、（３）レジスタ書込みの３ステージに分け
て実行するパイプライン処理方式を採用する際、レジス
タ読出しのステージにある命令の読出しレジスタ番号が
、演算ステージにある命令の書込みレジスタ番号に一致
する場合について配慮されておらず、演算ステージにあ
る命令の実行結果が、引き続く命令であるレジスタ読出
しステージにある命令のオペランドデータに反映されな
いという問題があった。

本発明の目的は、上記の場合のようにレジスタ番号が一
致しても、演算ステージにある命令の実行結果が、正し
く次の命令（つまり、レジスタ読出しくステージにある
命令）に反映できる手段を提供することにある。

本発明の他の目的は、上記の場合のようにレジスタ番号
が一致しても、デイレイサイクルを挿入することなく、
演算ステージにある命令の実行結果を正しく次の命令に
反映できる手段を提供することにある。

本発明の更にまた他の目的は、上記の場合のようにレジ
スタ番号が一致しても、デイレイサイクルを挿入するこ
となく、演算ステージにある複数の命令の実行結果を、
正しく次の複数の命令に反映できる手段を提供すること
にある。

〔課題を解決するための手段〕

上記目的を達成するために、演算器の入力レジスタの入
力は、レジスタファイルの出力ポートのみならず、演算
器の出力も接続されており１選択的にデータ入力ができ
るようにしたものである。

また、レジスタ読出しステージにある命令の読出しレジ
スタフィールドと、演算ステージにある命令の書込みレ
ジスタフィールドを比較する手段を設け、一致した場合
には、レジスタファイルからの読出しの代わりに、該当
する演算器の出力を直接、演算器の入力レジスタヘセッ
トする手段を設けたものである。

〔作用〕

並列に実行される複数（ｎ個）の命令のうち。

第１番目の命令は、第１番目の演算器で演算されるもの
とする。

レジスタ読出しステージにある複数の命令のうち第１番
目の命令（第１の命令）において、上記第１の命令の読
出しレジスタ番号が、演算ステージにあるｎ個の命令の
書込みレジスタ番号のどれとも一致しない場合は、レジ
スタファイルから該当するレジスタ番号の内容を読出し
て、第１番目の演算器の入力レジスタヘセットする。一
方、演算ステージにあるｎ個の命令のうち第ｊ番目の命
令（第２の命令）の書込みレジスタ番号と一致する場合
には、レジスタファイルからの読出しの代わりに、第ｊ
番目の演算器の演算結果を、直接、第１番目の演算器の
入力レジスタヘセットする。

それによって、第１の命令は、第２の命令の実行結果を
正しく反映することができるので、誤動作することはな
い。

また、演算ステージにある複数の命令の書込みレジスタ
番号が、一致しているときに、更にこのレジスタ番号に
、上記第１の命令の読出しレジスタ番号が一致した場合
には、レジスタ番号が一致した命令のうちで本来、最も
遅く実行されるはずの命令、つまり番号の最も大きい命
令（第３の命令）に対応する演算器の出力を選んで、第
１番目の演算器の入力レジスタファイルする。また、レ
ジスタファイルへの書込みにおいても、上記第３の命令
の実行結果が有効になるように、第３の命令の演算結果
のみを書込み、書込みレジスタ番号の一致している他の
命令の演算結果をレジスタファイルへ書込まないように
する。これにより、レジスタファイルの内容及び第１の
命令において、第３の命令の実行結果が有効となり、誤
動作することはない。

〔実施例〕

以下、本発明の一実施例を第１図を用いて説明する。

第１図は本発明の一実施例である２つの命令を並列に実
行するプロセッサ１０’Ｏのブロック図である。

プロセッサ１００は主にレジスタファイル１１０．２つ
の演算器１２０，１３０、命令レジスタ１４０゜１４１
．１５０，１５１，１６０，１６１．及び命令バッファ
１８０からなる。

レジスタファイル１１０は、ＲＯからＲ３１までの３２
本のレジスタからなる。

演算器１２０，１３０はそれぞれ、Ａ個入力レジスタ１
２１，１３１、及びＢ偏入力レジスタ番号２．１３２に
接続している。

また、入力レジスタ１２１，１２２，１３１゜１３２の
入力ポートにはセレクタ１２４，１２５゜１３４．１３
５が接続されている。

セレクタ１２４は、レジスタファイルの読み出しポート
１１１及び２つの演算器の出力１２６゜１３６のうち１
つを選択して、入力レジスタ１２１に入力する。

セレクタ１２５は、レジスタファイルの読み出しポート
１１２及び２つの演算器の出力１２６゜１３６のうち１
つを選択して、入力レジスタ１２２に入力する。

セレクタ１３４は、レジスタファイルの読み呂しポート
１１３及び２つの演算器の出力１２６゜１３６のうち１
つを選択して、入力レジスタ１３１に入力する。

セレクタ１３５は、レジスタファイルの読み出しポート
１１４及び２つの演算器の出力１２６゜１３６のうち１
つを選択して、入力レジスタ１３２に入力する。

命令レジスタ１４０，１５０，１６０は直列に接続され
ており、命令バッファ１８０から転送された偶数番地の
命令は、命令レジスタ１４０゜Ｌ５０，１６０を順に送
られていく。

命令レジスタ１４１，１５１，１６１は直列に接続され
ており、命令バッファ１８０から転送された奇数番地の
命令は、命令レジスタ１４１゜１５１．１６１を順に送
られていく。

命令バッファ１８０は、メインメモリ又はキャッシュメ
モリから読み出された命令を一時的に蓄えている。

本実施例のプロセッサで扱う命令（例えば１４０）は、
４つのフィールドからなり、第１のフィールドは命令（
演算）の種類を示す○Ｐコード部（１４０ａ）と第１の
ソースオペランド（演算器のＡ偏入力）を示す第１ソー
ス部（１４０ｂ）と第２のソースオペランド（演算器の
Ｂ個入力）を示す第２ソース部（１４０ｃ）とデスティ
ネーションオペランド（演算器の出力光）を示すデステ
ィネーション部（１４０ｄ）からなる。

本実施例のプロセッサは命令の実行を３つのステージに
分割して、パイプライン的に処理している。

３つのステージとは、（１）レジスタの読み出しステー
ジ、（２）演算実行ステージ、（３）レジスタへの書き
込みステージの３つである。

命令レジスタ１４０，１４１は上記レジスタの読み出し
ステージにある命令を保持し、命令レジスタ１５０，１
５１は上記演算実行ステージにある命令を保持し、命令
レジスタ１６０，１６１は上記レジスタへの書き込みス
テージにある命令を保持している。

以下、命令を実行する様子をサイクルごとに説明する。

第１のサイクルでは、メモリから読み出された命令はま
ず、命令バッファ１８０から命令レジスタ１４０及び１
４１に転送される。

命令レジスタ１４０及び１４１にセットされた命令は、
ソースオペランドをレジスタファイル１１０から読み出
し、演算器の入力レジスタ１２１゜１２２．１３１，１
３２にセットする。

ここでレジスタファイルの読み出しポート１１１は命令
レジスタ１４０の第１ソース部１４０ｂで示されたレジ
スタ番号のレジスタの内容を読み出し、レジスタファイ
ルの読み出しポート１１２は命令レジスタ１４０の第２
ソース部１４０ｃで示されたレジスタ番号のレジスタの
内容を読み出し、レジスタファイルの読み出しポート１
１３は命令レジスタ１４１の第１ソース部１４１ｂで示
されたレジスタ番号のレジスタの内容を読み出し、レジ
スタファイルの読み出しポート１１４は命令レジスタ１
４１の第２ソース部１４１Ｃで示されたレジスタ番号の
レジスタの内容を読み出す。

第２のサイクルでは、命令レジスタ１４０及び１４１に
セットされた命令は、それぞれ命令レジスタ１５０及び
１５１に転送される。

命令レジスタ１５０及び１５１にセットされた命令は、
演算器の入力レジスタ１２１，１２２゜１３１．１３２
にセットされたオペランドデータを演算器１２０，１３
０を用いて演算し、演算の結果は呂カレジスタ１２３，
１３３にセットする。

なおここで、演算器１２０は、命令レジスタ１５０の○
Ｐコード部１５０ａを解読するデコーダ１５２の出力信
号により制御され、演算器１３０は、命令レジスタ１５
１のｏｐココ−１１５１ａを解読するデコーダ１５３の
高力信号により制御される。

第３のサイクルでは、命令レジスタ１５０及び１５１に
セットされた命令は、それぞれ命令レジスタ１６０及び
１６１に転送される。命令レジスタ１６０及び１６１に
セットされた命令は、命令の実行結果（出力レジスタ１
２３，１３３の内容）をレジスタファイルのデスティネ
ーションオペランドへ書き込む。なおここで、レジスタ
ファイルの書き込みポート１１５は命令レジスタ１６０
のデスティネーション部１６０ｄで示されたレジスタ番
号のレジスタへ書き込み、レジスタファイルの書き込み
ポート１１６は命令レジスタ１６１のデスティネーショ
ン部１６１ｄで示されたレジスタ番号のレジスタへ書き
込む。

次に１本発明の特徴である比較器１７１，１７２゜１７
３．１７４，１７５，１７６．１７７．１７８について
説明する。

比較器１７１は、命令レジスタ１４０の第１ソース部１
４０ｂと命令レジスタ１５１のデスティネーション部１
５１ｄとを比較し、レジスタ番号が一致している場合は
、セレクタ１２４を制御して、レジスタファイルの読み
出しポート１１１の代わりに、演算器１３０の出力１３
６を選択して入力レジスタ１２１に入力する。

比較器１７２は、命令レジスタ１４０の第１ソース部１
４０ｂと命令レジスタ１５０のデスティネーション部１
５０ｄとを比較し、レジスタ番号が一致している場合は
、セレクタ１２４を制御して、レジスタファイルの読み
出しポート１１１の代わりに、演算器１２０の出力１２
６を選択して入力レジスタ１２１に入力する。

なお上記の比較器１７１，１７２が共に一致を検出した
場合は、比較器１７１の制御を優先させる。優先回路１
９０は上記の処理を行うための回路である。

比較器１７３は、命令レジスタ１４０の第２ソース部１
４０ｃと命令レジスタ１５１のデスティネーション部１
５１ｄとを比較し、レジスタ番号が一致している場合は
、セレクタ１２５を制御して、レジスタファイルの読み
出しポート１１２の代わりに、演算器１３０の出力１３
６を選択して入力レジスタ１２２に入力する。

比較器１７４は、命令レジスタ１４０の第２ソース部１
４０ｃと命令レジスタ１５０のデスティネーション部１
５０ｄとを比較し、レジスタ番号が一致している場合は
、セレクタ１２５を制御して、レジスタファイルの読み
出しボート１１２の代わりに、演算器１２０の出力１２
６を選択して入力レジスタ１２２に入力する。

なお上記の比較器１７３，１７４が共に一致を検出した
場合は、比較器１７３の制御を優先させる。優先回路１
９１は上記の処理を行うための回路である。

比較器１７５は、命令レジスタ１４１の第１ソース部１
４１ｂと命令レジスタ１５１のデスティネーション部１
５１ｄとを比較し、レジスタ番号が一致している場合は
、セレクタ１３４を制御して、レジスタファイルの読み
呂しボート１１３の代わりに、演算器１３０の出力１３
６を選択して入力レジスタ１３１に入力する。

比較器１７６は、命令レジスタ１４１の第１ソース部１
４１ｂと命令レジスタ１５０のデスティネーション部１
５０ｄとを比較し、レジスタ番号が一致している場合は
、セレクタ１３４を制御して、レジスタファイルの読み
出しボート１１３の代わりに、演算器１２０の出力１２
６を選択して入力レジスタ１３１に入力する。

なお上記の比較器１７５，１７６が共に一致を検出した
場合は、比較器１７５の制御を優先させる。優先回路１
９２は上記の処理を行うための回路である。

比較器１７７は、命令レジスタ１４１の第２ソース部１
４１ｃと命令レジスタ１５１のデスティネーション部１
５１ｄとを比較し、レジスタ番号が一致している場合は
、セレクタ１３５を制御して、レジスタファイルの読み
出しボート１１４の代わりに、演算器１３０の出力１３
６を選択して入力レジスタ１３２に入力する。

比較器１７８は、命令レジスタ１４１の第２ソース部１
４１ｃと命令レジスタ１５０のデスティネーション部１
５０ｄとを比較し、レジスタ番号が一致している場合は
、セレクタ１３５を制御して、レジスタファイルの読み
出しボート１１４の代わりに、演算器１２０の出力１２
６を選択して入力レジスタ１３２に入力する。

なお上記の比較器１７７．１７８が共に一致を検出した
場合は、比較器１７７の制御を優先させる。優先回路１
９３は上記の処理を行うための回路である。

本実施例のレジスタファイル１１０では、書き込みボー
ト１１５及び１１６から成るレジスタに書き込んだデー
タは、そのサイクルの読み出しにおいて、読み出しボー
ト１１１，１１２，１１３゜１１４に反映している。つ
まり、書き込みボート１１５でＲ２レジスタヘデータを
書き込み、同一サイクルで読み出しボート１１１からＲ
２レジスタの内容を読み出したとき、書き込みボート１
１５から書き込んだデータが正しく、読み出しボート１
１１から読みだすことができる。これは、レジスタファ
イル内にバイパス経路を設けても実現できるが、１サイ
クルのうち、前半の１／２サイクルでレジスタファイル
への書き込みを行い、後半の１７２サイクルでレジスタ
ファイルの読み出しを行えば容易に実現できる６ 以上本実施例によれば、従来１つの命令を実行していた
サイクル時間の中で、２つの命令を並列に実行すること
ができる。

〔発明の効果〕

以上説明したように、本発明によれば、複数の演算器の
出力を直接、演算器の入力レジスタヘセットするための
バイパス手段を設けているので、レジスタ読出し、演算
実行、レジスタ書込みをそれぞれ１ステージとするパイ
プライン処理プロセッサにおいても、演算実行ステージ
の命令の演算結果を次のサイクルの演算実行にも使用す
ることができるので、命令の高速処理が可能になる。

また、レジスタ読出しステージの命令の読出しレジスタ
番号と、演算実行ステージの命令の書込みレジスタ番号
との比較する手段を有しているので、レジスタ番号が一
致した場合は、上記のバイパス手段を使って、演算結果
を直接、演算器の入力レジスタヘセットするよう制御で
きるので、レジスタ内の古い値を読出すことを防止し、
更に命令の高速実行が可能となる。

さらにまた、バイパス経路の優先順位決定手段を有して
いるので、演算実行ステージにある複数の命令の書込み
レジスタの番号と、読出しレジスタの番号が一致しても
、最新の演算出力を選択でき、古い値を読出すことを防
止でき、更にまた、命令の高速実行が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例であるデータ処理装置のブロ
ック図である。 １２４．１２５，１３４，１３５・・・バイパス入力セ
レクタ、１２６，１３６・・・演算器出力のバイパス経
路、１７１，１７２，１７３，１７４，１７５゜１７６
．１７７．１７８・・・レジスタ番号比較器、１９０．
１９１，１９２，１９３・・・バイパス経路％ｒ　　図 メ七す

Claims (1)

1. 【特許請求の範囲】 １、複数の命令を並列に実行するデータ処理装置におい
   て、 該データ処理装置はレジスタファイルと複数の演算器か
   ら成り、 該演算器は、それぞれ２個の入力レジスタと１個の出力
   レジスタに接続し、 該出力レジスタの入力は、該演算器の出力に接続されて
   おり、出力は該レジスタファイルの入力ポートに接続さ
   れており、 該入力レジスタの出力は、該演算器の入力に接続されて
   おり、入力は該レジスタファイルの出力ポート及び、該
   複数の演算器の出力に接続されており、選択的にデータ
   入力ができるセレクタ手段を有する該入力レジスタを設
   けたことを特徴とするデータ処理装置。 ２、請求項第１項に記載のデータ処理装置において、 該命令は、読出しレジスタフィールド及び書込みレジス
   タフィールド、命令コードフィールドよりなり、 該データ処理装置は複数の命令を毎サイクル毎に実行し
   、 該データ処理装置は、命令を３つのステージに分け実行
   し、該ステージは、（１）レジスタ読出し、（２）演算
   、（３）レジスタ書込みの３つのステージであり、該プ
   ロセッサは、該演算ステージにある複数の命令の書込み
   レジスタ番号と、該レジスタ読出しステージにある複数
   の命令の読出しレジスタ番号とを比較する手段を有し、 該比較出段によつてレジスタ番号が一致していることを
   検出した時、該レジスタファイルの読出しの代りに請求
   項第１項に記載のように該演算器の出力を該入力レジス
   タに直接入力するよう制御する手段を設けたことを特徴
   とするデータ処理装置。 ３、請求項第２項のデータ処理装置において、同一の該
   入力レジスタに対する複数の演算器からの入力制御手段
   に接続されている優先順位決定手段を有し、 該優先順位決定手段は、該レジスタ読出しステージにあ
   る命令の読出しレジスタ番号が、該演算ステージにある
   複数の命令の書込みレジスタ番号と一致しているとき、
   該複数の命令のうち最新の演算結果を示す命令に対応す
   る演算器からの入力指示を優先的に該入力レジスタへセ
   ットさせる制御手段であることを特徴とするデータ処理
   装置。