JPH0278099A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に、集積度が高く
なっても高速アクセスが可能な半導体記憶装置に関する
。

［従来の技術］ 第１０図は、従来の一括消去型の消去可能かつプログラ
ム可能な読出専用メモリ（以下、フラッシュＥＥＦＲＯ
Ｍという）の全体構成を示すブロック図である。

第１０図に示すように、このフラッシュＥＥＰＲＯＭは
、複数のメモリセルアレイ３１を含む。

各メモリセルアレイ３１にはコラムデコーダφＹゲート
３２が設けられている。また、複数のメモリセルアレイ
３１に共通にロウデコーダ３３が設けられている。複数
のコラムデコーダ・Ｙゲート３２にはＹアドレスバッフ
ァ３４からコラムアドレス信号が与えられる。ロウデコ
ーダ３３にはＸアドレスバッファ３５からロウアドレス
信号が与えられる。一方、各コラムデコーダ・Ｙゲート
３２にはＩ１０線Ｉ１０を介してセンスアンプ・書込ド
ライバ３６が接続されている。複数のセンスアンプ・書
込ドライバ３６に共通に人出力バッファ３７が接続され
ている。

制御信号人力バッフ７３８には、外部からチップイネー
ブル信号τＴ、ライトイネーブル信号Ｗ丁およびアウト
プットイネーブル信号ＯＥが与えられる。制御信号人力
バッファ３８はこれらの信号に応答して書込・読出タイ
ミング発生回路３つに制御信号を与える。書込・読出タ
イミング発生回路３９は、この制御信号に応答して各種
タイミング信号を発生し、書込動作および読出動作を制
御する。

各メモリセルアレイ３１は、後述するようにマトリクス
状に配列された複数のメモリセルを含む。

ロウデコーダ３３は、Ｘアドレスバッファ３５から与え
られるロウアドレス信号に応答してメモリセルアレイ３
１内の１行を選択し、コラムデコーダ・Ｙゲート３２は
、Ｙアドレスバッファ３４から与えられるコラムアドレ
ス信号に応答してメモリセルアレイ３１内の１列を選択
する。これらの行および列の交点に設けられたメモリセ
ルからデータが読出され、センスアンプ・書込ドライバ
３６内のセンスアンプにより増幅され、人出力バッファ
３７を介して出力される。

第１１図は、第１０図のフラッシュＥＥＰＲＯＭに含ま
れる１つのメモリセルアレイ３１の構成を示す回路図で
ある。

第１１図に示すように、メモリセルアレイ３１内には複
数のメモリセルＭＣがマトリクス状に配列されている。

複数のメモリセルＭＣの各列にはビット線ＢＬが配置さ
れ、そのビット線ＢＬにはメモリセルＭＣのドレインが
接続されている。各ビット線ＢＬはＮチャネルＭＯ５Ｉ
−ランジスタＱ３１を介してＩ１０線Ｉ１０に接続され
ている。

複数のトランジスタＱ３１が第１０図のコラムデコーダ
・Ｙゲート３２に含まれるＹゲートを構成している。各
トランジスタＱ３１のゲートは、コラムデコーダ・Ｙゲ
ート３２に含まれるコラムデコーダ３２ａに接続されて
いる。また、複数のメモリセルＭＣの各行にはワード線
ＷＬが設けられ、各ワード線ＷＬにはメモリセルＭＣの
コントロールゲートが接続されている。複数のワード線
ＷＬはロウデコーダ３３に接続されている。すべてのメ
モリセルＭＣのソースは、ソース線ＳＬおよびＮチャネ
ルＭＯＳ）ランジスタＱ３２を介して接地されている。

トランジスタＱ３２のゲートには消去信号ＥＲ５が与え
られる。一方、Ｉ　１０！　Ｉｌｏにはセンスアンプ書
込ドライバ３６に含まれる電流検出型センスアンプ４０
が接続されている。

第１２図はメモリセルＭＣの断面図であり、第１３図は
そのメモリセルＭＣの等価回路図である。

第１２図において、Ｐ型半導体基板４０上にＮ＋拡散層
からなるソース４１およびドレイン４２が形成されてい
る。ソース４１およびドレイン４２間のチャネル領域の
上部にはコントロールゲート４４が設けられ、コントロ
ールゲート４４とチャネル領域との間には電気的に絶縁
されたフローティングゲート４３か設けられている。フ
ローティングゲート４３とドレイン４２との間には１０
０Ａ程度の薄いトンネル酸化膜４５が形成されている。

第１３図の等価回路図に示すように、メモリセルＭＣは
、等価的には、しきい値電圧が可変なメモリトランジス
タ４６とエンハンスメントトランジスタ４７とが直列に
接続されかつそれらのゲートが共通にされた構成となっ
ている。このメモリトランジスタ４６は、ＦＬＯＴＯＸ
型メモリトラメモリトランジスタ造を有している。

このメモリトランジスタ４６においては、フローティン
グゲート４３に電子が蓄積されているかいないかによっ
てデータ「１」またはデータ「０」が記憶される。メモ
リトランジスタ４６の書込（プログラム）は、トンネル
酸化膜４５にＩＯＭＶ　／　ｃ　ｍ程度の電界を印加し
て電子のトンネルを生じさせることによって行なわれる
。フローティングゲート４３に電子が注入されたときに
は、このメモリトランジスタ４６のしきい値が正にシフ
トする。これにより、コントロールゲート４４に所定の
電圧を印加した場合にソース４１およびドレイン４２間
のチャネル領域が非導通状態となる。

逆に、フローティングゲート４３から電子が引抜かれた
ときには、このメモリトランジスタ４６のしきい値電圧
は負にシフトする。これにより、コントロールゲート４
４に所定の電圧を印加した場合にソース４１およびドレ
イン４２間のチャネル領域が導通状態となる。この正お
よび負のしきい値電圧をデータ「１」および「０」に対
応させることにより、不揮発な記憶が実現される。

次に、第１１図のフラッシュＥＥＦＲＯＭの消去動作、
書込動作および読出動作について説明する。

消去動作においては、第１４Ａ図に示すように、すべて
のビット線ＢＬに高電圧ＶＰＰが印加され、すべてのワ
ード線ＷＬが接地される。このとき、消去信号τ１１が
ｒＬＪレベルにされることにより、トランジスタＱ３２
が非導通状態となり、ソース線ＳＬはフローティング状
態に保たれる。これにより、第１４Ｂ図に示すように、
メモリトランジスタのフローティングゲート４３に蓄え
られる電子がトンネル現象によりドレイン４２に引抜か
れ、その結果メモリトランジスタのしきい値電圧は低く
なる。このようにして、すべてのメモリセルＭＣに記憶
されるデータの消去が同時に行なわれる。

書込動作においては、第１５Ａ図に示すように、選択さ
れたビット線ＢＬおよび選択されたワード線ＷＬに高電
圧ＶＰＦが印加される。このとき、消去信号■玉１はｒ
ＨＪとされる。その結果、トランジスタＱ３２がオンし
、ソース線ＳＬが接地される。これにより、第１５Ｂ図
に示すように、メモリトランジスタのドレイン４２の近
傍でアバランシェ崩壊が生じ、ホットエレクトロンがフ
ローティングゲート４３に注入される。そのため、その
メモリトランジスタのしきい値電圧が高くなる。このよ
うにして、第１５Ａ図において破線で囲まれたメモリセ
ルＭＣにデータの書込みが行なわれる。

次に、このフラッシュＥＥＰＲＯＭの読出動作について
説明する。第１１図において、ロウデコーダ３３により
複数のワード線ＷＬのうちいずれか１つが選択されｒＨ
Ｊレベルの電位が与えられる。また、コラムデコーダ３
２ａにより、複数のトランジスタＱ３１のうちいずれか
が選択されそのゲートにｒＨＪレベルの電位が与えられ
る。このようにして１つのメモリセルＭＣが選択され、
その選択されたメモリセルＭＣのドレインからソースに
電流が流れるか否かが、Ｉ１０線Ｉ１０に接続された電
流検出型センスアンプ４０により検出される。

なお、選択されないメモリセルＭＣのコントロールゲー
トにはｒＬＪレベルの電位が与えられるので、負のしき
い値電圧を有する選択されないメモリセルＭＣを通じて
電流が流れることはない。

第１６図に、第１１図に示される電流検出型センスアン
プ４０の回路図を示す。この電流検出型センスアンプ４
０は、たとえば特開昭６２−１７００９７号公報に示さ
れている。

このセンスアンプ４０は、メモリセルＭＣに記憶された
データに対応する電流を電圧に変換する電流電圧変換回
路４０ａと、変換された電圧信号を反転するための反転
回路４０ｂとを含む。電流電圧変換回路４０ａは、Ｐチ
ャネルＭＯＳトランジスタＱ４１．Ｑ４２およびＮチャ
ネルＭＯＳトランジスタＱ４３．Ｑ４４．Ｑ４５を含む
。

まず、読出動作時に、メモリセルＭＣが導通状態となる
とき、ノードＮ１１の電位は定常状態にｉいて約１．Ｏ
ｖとなる。これにより、トランジスタＱ４Ｂが多少オン
し、ノードＮ１２の電位が約２ｖとなる。そのため、ト
ランジスタＱ４４およびＱ４５が多少オンするが、トラ
ンジスタＱ４２のオン抵抗がトランジスタＱ４５のオン
抵抗に比べて大きく設定されているので、ノードＮ１３
の電位はノードＮ１１の電位と同じ程度（すなわち１．
ＯＶ）となる。

次に、読出動作時において、メモリセルＭＣが非導通状
態となるとき、ノードＮｌｌの電位は約１．１Ｖとなる
。これにより、ノードＮ１２の電位は約１．８．Ｖとな
り、トランジスタＱ４４およびＱ４５のゲートとソース
との間の電位差が約０゜７ｖとなる。したがって、トラ
ンジスタＱ４４およびＱ４５がオフし、ノードＮ１３の
電位が５Ｖまで引上げられる。

［発明が解決しようとする課題］ 半導体記憶装置の微細化および高集積化が進むにつれて
メモリセルのサイズが小さくなると、メモリセルに流れ
る電流（セルカレント）が減少する。この少ないセルカ
レントを検出するためには、電流検出型センスアンプの
感度を上げる必要がある。しかしながら、センスアンプ
の感度を上げるためにセンスアンプの負荷トランジスタ
（たとえば第１６図に示されるトランジスタＱ４２）の
サイズを小さくすると、アクセスタイムが遅くなり、読
出動作が高速化されないという問題点があった。

これに対して、特開昭６１−７３３０５号公報に差動増
幅回路を用いた半導体記憶装置が示されている。この半
導体記憶装置においては、第１７図に示すように、差動
増幅回路５９の両側に１対のビット線５１および５２が
接続されている。ビット線５１には虚数のメモリセル５
５Ａ（図においては１つのメモリセルのみが示される）
および１つのダミーセル５８Ａが接続され、ビット線５
２には複数のメモリセル５５Ｂ（図においては１つのメ
モリセルのみが示される）および１つのダミーセル５８
Ｂが接続される。

読出時には、ビット線５１および５２が電源電位ＶＤＤ
まで充電される。ビット線５１に接続されたメモリセル
５５Ａの１つが選択されるときには、同時にビット線５
２に接続されるダミーセル５８Ｂが選択される。これに
より、選択されたメモリセル５５Ａに「１」のデータが
記憶されている場合には、ビット線５１の電位は電源電
位Ｖ００のまま変化せず、選択されたメモリセル５５Ａ
に「０」のデータが記憶されている場合には、ビット線
５１の電位は接地電位に放電される。他方、ダミーセル
５８Ａおよび５８Ｂのコンダクタンスは、「０」のデー
タを記憶しているメモリセル５５Ａおよび５５Ｂのコン
ダクタンスよりも小さく設定されているが、「１」のデ
ータを記憶しているメモリセル５５Ａおよび５５Ｂのコ
ンダクタンスよりも大きく設定されている。したがって
、ダミーセル５８Ｂが選択されたときにはビット線５２
の電位も放電されるが、ビット線５２の電位変化は、ビ
ット線５１に「０」のデータが読出される場合の電位変
化よりも緩やかになる。このため、ビット線５１の電位
とビット線５２の電位との間に電位差が生じ、この電位
差が差動増幅回路５９により差動増幅される。

この半導体記憶装置においては、第１０図および第１１
図に示される従来のフラッシュＥＥＦＲＯＭのように電
流検出型センスアンプが用いられていないので、上記の
ような問題点を生じない。

しかしながら、第１７図の半導体記憶装置においては、
ダミーセル５８Ａおよび５８Ｂのコンダクタンスをメモ
リセル５５Ａおよび５５Ｂのコンダクタンスの半分に設
定しなければならない。このようなダミーセル５８Ａお
よび５８Ｂのパラメータの設定は製造技術上困難を伴う
。

また、第１７図の半導体記憶装置においては、１組のビ
ット線５１および５２ごとに１つの差動増幅回路５９が
設けられている。そのため、微細化および高集積化に伴
い、ビット線間のピッチが小さくなると、差動増幅回路
５９を配置するスペースが小さくなり、レイアウトが困
難となる。

さらに、第１７図の半導体記憶装置においては、データ
の読出前にビット線５１および５２が電源電位ｖ０゜（
約５Ｖ）にプリチャージされる。このため、メモリセル
５５Ａおよび５５Ｂのドレインに電源電位ＶＤＤが印加
されることになり、電子が蓄積されているフローティン
グゲートとドレインとの間の電位差が大きくなる。その
結果、フローティングゲートからドレインにトンネル現
象により電子が引抜かれやすくなり、メモリセル５５Ａ
および５５Ｂのデータ保持特性に悪影響を及ぼすおそれ
がある。

一方、ビット線の容量が一定の場合には、ビット線の充
電速度はメモリセルが流し得るセルカレントによって決
定される。しかしながら、セルカレントは、フローティ
ングゲートのゲート長およびゲート幅、酸化膜の厚さ、
チャネルのドープ量などのプロセスパラメータのばらつ
き、書込みおよび消去の回数などによって左右される。

そのため、従来の半導体記憶装置においては、センスア
ンプが正しく検知できる電位が得られるように、選択さ
れたメモリセルによってビット線が充電され始めてから
センスアンプが活性化されるまでに、一定期間の時間差
が設けられている。このように、プロセスパラメータの
ばらつきに対して十分なマージンを持たせるためにセン
スタイミングを早くできないという問題がある。

この発明の目的は、微細化および高集積化に伴いメモリ
セルに流れる電流が少なくなっても、高速にデータの検
出を行なうことができ、読出動作の高速化を図ることが
できる半導体記憶装置を得ることである。

この発明の他の目的は、センスアンプによるピッ上線の
センスタイミングが高速化された半導体記憶装置を得る
ことである。

［課題を解決するための手段］ 第１の発明に係る半導体記憶装置は、第１のビット線お
よび第２のビット線からなる少なくとも１組の第１のビ
ット線対、第３のビット線および第４のビット線からな
る少なくとも１組の第２のビット線対、複数のメモリセ
ル、第１のダミーセル、第２のダミーセル、少なくとも
１つの差動増幅手段、メモリセル選択手段、ダミーセル
選択手段、およびスイッチ手段を備えている。

複数のメモリセルの各々は、第１のビット線対または第
２の、ビット線対のいずれかのビット線に接続される。

第１のダミーセルは、第１のビット線対のいずれかのビ
ット線に接続される。第２のダミーセルは、第２のビッ
ト線対のいずれかのビット線に接続される。差動増幅手
段は、第１の端子および第２の端子を有し、第１の端子
の電位と第２の端子の電位とを差動増幅するものである
。

メモリセル選択手段は、複数のメモリセルのいずれかを
選択する。ダミーセル選択手段は、メモリセル選択手段
により第１のビット線対に接続されたメモリセルが選択
されたときに、第２のダミーセルを選択する。また、ダ
ミーセル選択手段は、メモリセル選択手段により第２の
ビット線対に接続されたメモリセルが選択されたときに
、第１のダミーセルを選択する。

スイッチ手段は、メモリセル選択手段により第１のビッ
ト線対に接続されたメモリセルが選択されたときに、そ
のメモリセルが接続される第１または第２のビット線を
対応する差動増幅手段の第１の端子に結合させかつ第３
および第４のビット線を対応する差動増幅手段の第２の
端子に結合させる。また、スイッチ手段は、メモリセル
選択手段により第２のビット線対に接続されたメモリセ
ルが選択されたときに、そのメモリセルが接続される第
３または第４のビット線を対応する差動増幅手段の第２
の端子に結合させかつ第１および第２のビット線を対応
する差動増幅手段の第１の端子に結合させる。

第２の発明に係る半導体記憶装置は、少なくとも１つの
第１のビット線、少なくとも１つの第２のビット線、複
数のメモリセル、基準電位発生手段、第１のダミーセル
、第２のダミーセル、メモリセル選択手段、ダミーセル
選択手段、および少なくとも１つの差動増幅手段を備え
ている。

複数のメモリセルの各々は、第１のビット線または第２
のビット線と所定の電源電位との間に結合され、選択さ
れたときに導通状態になるように設定されるかまたは選
択されたときに非導通状態になるように設定される。基
準電位発生手段は、所定の電位の中間電位である基準電
位を発生する。

第１のダミーセルは、第１のビット線と基準電位発生手
段との間に結合され、選択されたときに導通状態となる
。第２のダミーセルは、第２のビット線と基準電位発生
手段との間に結合され、選択されたときに導通状態とな
る。

メモリセル選択手段は、複数のメモリセルのいずれかを
選択する。ダミーセル選択手段は、メモリセル選択手段
により第１のビット線に結合されたメモリセルが選択さ
れたときに、第２のダミーセルを選択し、メモリセル選
択手段により第２のビット線に結合されたメモリセルが
選択されたときに、第１のダミーセルを選択する。差動
増幅手段は、第１のビット線に結合される第１の端子お
よび第２のビット線に結合される第２の端子を有し、第
１の端子の電位および第２の端子の電位を差動増幅する
。

第３の発明に係る半導体記憶装置は、少なくとも１つの
ビット線、複数のメモリセル、増幅手段、メモリセル選
択手段、ダミービット線、ダミーセル、ダミーセル選択
手段、および電位検知手段を備えている。

複数のメモリセルは、ビット線に接続され、情報が記憶
される。増幅手段は、ビット線の電位を増幅する。メモ
リセル選択手段は、複数のメモリセルのいずれかを選択
する。ダミーセルは、ダミービット線に接続され、予め
定められた情報が記憶される。ダミーセル選択手段は、
メモリセル選択手段により複数のメモリセルのいずれか
が選択されたときに、ダミーセルを選択する。電位検知
手段は、ダミービット線の電位を検知し、その電位が所
定の値になったときに増幅手段を活性化させる。

［作用］ 第１の発明に係る半導体記憶装置においては、第１また
は第２のビット線に接続されたメモリセルが選択される
と、同時に、第３または第４のビット線に接続された第
２のダミーセルが選択される。選択されたメモリセル内
の情報は、そのメモリセルが接続される１本のビット線
上に読出される。これに対して、第２のダミーセル内の
情報は、第３のビット線および第４のビット線上に読出
される。すなわち、第２のダミーセルが接続される非選
択側のビット線は、選択されたメモリセルが接続される
選択側のビット線に比べて負荷容量が倍となっている。

その結果、非選択側のビット線の電位変化は、選択側の
ビット線の電位変化の半分となる。したがって、非選択
側のビット線の電位は、メモリセルに「１」の情報が記
憶されている場合のビット線の電位と「０」の情報が記
憶されている場合のビット線の電位との中間電位となり
、選択側のビット線の電位に対するリファレンスレベル
を提供することになる。

逆に、第３または第４のビット線に接続されたメモリセ
ルが選択されると、同時に、第１または第２のビット線
に接続された第１のダミーセルが選択される。これによ
り、第１のビット線および第２のビット線の電位が、第
３または第４のビット線の電位に対するリファレンスレ
ベルを提供スることになる。したがって、選択側のビッ
ト線の電位と非選択側のビット線の電位とを差動増幅す
ることにより、高速に読出動作が行なわれる。

第２の発明に係る半導体記憶装置においては、第ｆのビ
ット線に接続されたメモリセルが選択されると、同時に
第２のビット線に接続された第２のダミーセルが選択さ
れる。第１のビット線の電位は、選択されたメモリセル
の情報に応じて、変化しないかまたは所定の電位に変化
する。第２のビット線の電位は、第２のダミーセルを介
して所定の電位の中間の基準電位に変化する。このため
、第２のビット線の電位が第１のビット線の電位に対す
るリファレンスレベルを提供することになる。

逆に、第２のビット線に接続されたメモリセルが選択さ
れると、同時に第１のビット線に接続された第１のダミ
ーセルが選択される。これにより、第２のビット線の電
位は、選択されたメモリセルの情報に応じて、変化しな
いかまたは所定の電位に変化する。これに対して、第１
のビット線の電位は、第１のダミーセルを介して所定の
電位の中間の基準電位に変化する。したがって、第１の
ビット線の電位が、第２のビット線の電位に対するリフ
ァレンスレベルを提供することになる。その結果、第１
のビット線の電位と第２のビット線の電位とを差動増幅
することにより、高速に読出動作が行なわれる。

第３の発明に係る半導体記憶装置においては、読出時に
、メモリセルと同様に、ダミーセルが選択される。それ
により、ダミーセルに記憶される情報によりダミービッ
ト線が充電される。ダミービット線の電位が電位検知手
段により観測され、その電位が所定の値になったときに
、増幅手段が活性化される。そのため、プロセスパラメ
ータのばらつきに対してマージンを持たせる必要がなく
なる。したがって、センスタイミングが早くなる。

［実施例］ 以下、この発明の実施例を図面を用いて説明する。

第１図は、この発明の一実施例によるフラッシュＥ　Ｅ
　Ｐ　ＲＯＭの全体構成を示すブロック図である。

第１図のフラッシュＥＥＦＲＯＭは、メモリセルアレイ
（ブロック）ｌａおよび１ｂを含む。メモリセルアレイ
１ａとメモリセルアレイ１ｂとの間にはコラムデコーダ
２およびセンスアンプ３が配置されている。またメモリ
セルアレイ１ａおよびメモリセルアレイ１ｂにはそれぞ
れロウデコーダ４ａおよびロウデコーダ４ｂが接続され
ている。

Ｘアドレスバッファ５は、外部から与えられるアドレス
信号をコラムアドレス信号ＣＡとしてコラムデコーダ２
に与える。Ｘアドレスバッファ６は、外部から与えられ
るアドレス信号をロウアドレス信号ＲＡとしてロウデコ
ーダ４ａおよび４ｂに与える。メモリセルアレイ１ａお
よび１ｂは、後述するように複数行および複数列に配列
された複数のメモリセルを含む。ロウデコーダ４ａおよ
び４ｂは、ロウアドレス信号ＲＡに応答して、それぞれ
メモリセルアレイ１ａおよびｌｂ内の１行を選択する。

コラムデコーダ２は、コラムアドレス信号ＣＡに応答し
て、メモリセルアレイ１ａおよび１ｂの１列を選択する
。このようにして、メモリセルアレイ１ａおよび１ｂ内
の１つのメモリセルが選択される。続出時には、その選
択されたメモリセル内のデータがセンスアンプ３により
増幅され、メインアンプ・書込ドライバ７および人出力
バッファ８を介して外部に出力される。書込時には、外
部から与えられるデータが人出力バッファ８およびメイ
ンアンプ・書込ドライバ７を介して選択されたメモリセ
ルに書込まれる。

一方、制御信号人力バッファ９には、外部からチップイ
ネーブル信号ＣＥ、アウトプットイネーブル信号万１お
よびライトイネーブル信号Ｗ下が与えられる。制御信号
人力バッファ９は、それらの制御信号に応答して書込・
続出タイミング発生回路１０に制御信号を与える。書込
・読出タイミング発生回路１０は、その制御信号に応答
して、書込動作および読出動作に必要な各種タイミング
信号を発生する。

第２図は、第１図に示されるメモリセルアレイ１ａおよ
び１ｂの回路構成を示す図である。

第２図に示すように、中央部に２本のＩ１０線Ｉ１０．
Ｉｌｏが配置されている。そのＩ１０線Ｉ１０．Ｉｌｏ
の間には複数のフリップフロップ型センスアンプＳＡが
配置されている。また、■１０線Ｉ１０．Ｉ１０の両側
には、複数のセンスアンプＳＡに対応して複数のコラム
１３ａおよび１３ｂが配置されている。さらに、複数の
コラム１３ａおよび１３ｂに交差するように複数のワー
ド線ＷＬが配置されている。第２図においては、左側の
コラム１３ａに交差する１本のワード線ＷＬおよび右側
のコラム１３ｂに交差する１本のワード線ＷＬのみが示
され、他のワード線ＷＬは省略されている。Ｉ１０線Ｉ
１０．Ｉｌｏの左側に配置されている複数のワード線Ｗ
Ｌは、ロウデコーダ４ａに接続されている。Ｉ１０線Ｉ
１０．　　！７石の右側に配置されている複数のワード
線ＷＬはロウデコーダ４ｂに接続されている。

ロウデコーダ４ａおよび４ｂは、Ｘアドレスバッファ６
（第１図）から与えられるロウアドレス信号ＲＡに応答
して複数のワード線ＷＬのうち１つを選択しその電位を
ｒＨＪレベルに立上げる。

一方、コラムデコーダ２は、複数のセンスアンプＳＡに
対応して複数の出力端子ＣＬを有する。コラムデコーダ
２は、Ｙアドレスバッファ５（第１図）から与えられる
コラムアドレス信号ＣＡに応答して複数のセンスアンプ
ＳＡのうち１つを選択しそのセンスアンプＳＡをＩ１０
線Ｉ１０．Ｉ／でに接続する。Ｉ１０線Ｉ　１０．丁７
ではメインアンプ・書込ドライバ７に接続されている。

一方、書込・続出タイミング発生回路１０は、タイミン
グ信号Ｔ１リセット信号Ｒ３Ｔ、読出信号ＲＷ、および
センスアンプ活性化信号Ｓｏ、Ｓ「を発生する。信号発
生回路１１は、Ｘアドレスバッファ６から与えられるロ
ウアドレス信号ＲＡおよび書込・読出タイミング発生回
路１０から与えられるタイミング信号Ｔに応答して、ブ
ロック選択信号ＢＳＩ、ＢＳ２およびスイッチ信号ＬＬ
。

ＬＵ、ＲＵ、ＲＬを発生する。

第３図は、第２図に示される１つのセンスアンプＳＡお
よびその両側に配置される１組のコラム１３ａ、１３ｂ
を示す回路図である。

第３図に示すように、センスアンプＳＡの左側には２本
のビット線ＢＬＩおよびＢＬ２が配置され、右側には２
本のビット線ＢＬ３およびＢＬ４が配置されている。ビ
ット線ＢＬＩおよびＢＬ２はそれぞれＮチャネルＭｏＳ
トランジスタＱ１およびＱ２を介してセンスアンプＳＡ
のノードＮ１に接続されている。ビット線ＢＬ３および
ＢＬ４はそれぞれＮチャネルＭＯ８）ランジスタＱ３お
よびＱ４を介してセンスアンプＳＡのノードＮ２に接続
されている。トランジスタＱｌ、Ｑ２．Ｑ３、Ｑ４のゲ
ートには、それぞれスイッチ信号ＬＵ、ＬＬ、ＲＵ、Ｒ
Ｌが与えられる。ビット線ＢＬ１およびＢＬ２に交差す
るように複数のワードｉＷＬおよび１つのダミーワード
線ＤＷＬか配置されている。また、ビット線ＢＬ３およ
びＢＬ４に交差するように複数のワード線ＷＬおよび１
つのダミーワード線ＤＷＬが配置されている。

ビット線ＢＬＩおよびＢＬ２と複数のワード線ＷＬとの
各交点には、メモリセルＭＣＩが設けられている。各メ
モリセルＭＣＩのコントロールゲートは対応するワード
線ＷＬに接続され、ドレインは対応するビット線ＢＬＩ
またはＢＬ２に接続されている。また、各メモリセルＭ
ＣＩのソースには、ＮチャネルＭＯＳトランジスタＱ９
を介して信号ＲＷが与えられる。トランジスタＱ９のゲ
ートは対応するワード線ＷＬに接続されている。

また、ビット線ＢＬ１とダミーワード線ＤＷＬとの交点
にはダミーセルＤＣＩが設けられている。

このダミーセルＤＣＩのコントロールゲートはダミーワ
ード線ＤＷＬに接続され、ドレインはビット線ＢＬＩに
接続されている。また、このダミーセルＤＣＩのソース
には、ＮチャネルＭＯＳトランジスタＱＩＯを介して信
号ＲＷ（読出電圧）が与えられる。トランジスタＱＩＯ
のゲートはダミーワード線ＤＷＬに接続されている。ダ
ミーワード線ＤＷＬにはブロック選択信号ＢＳ２が与え
られる。

同様に、ビット線ＢＬ３およびＢＬ４と複数のワード線
ＷＬとの各交点には、メモリセルＭＣ２が設けられてい
る。各メモリセルＭＣ２のコントロールゲートは対応す
るワード線ＷＬに接続され、ドレインは対応するビット
線ＢＬ３またはＢＬ４に接続されている。また、各メモ
リセルＭＣ２のソースには、ＮチャネルＭＯＳトランジ
スタＱ１１を介して信号ＲＷが与えられる。トランジス
タＱｌｌのゲートは対応するワード線ＷＬに接続されて
いる。さらに、ビット線ＢＬ３とダミーワード線ＤＷＬ
との交点にはダミーセルＤＣ２が設けられている。この
ダミーセルＤＣ２のコントロールゲートはダミーワード
線ＤＷＬに接続され、ドレインはビット線ＢＬ３に接続
されている。また、このダミーセルＤＣ２のソースには
、ＮチャネルＭＯＳトランジスタＱ１２を介して信号Ｒ
Ｗが与えられる。トランジスタＱ１２のゲートはダミー
ワード線ＤＷＬに接続されている。ダミーワード線ＤＷ
Ｌには、ブロック選択信号ＢＳＩが与えられる。

一方、ビット線ＢＬＩ、ＢＬ２．ＢＬ３．ＢＬ４と接地
電位との間に、それぞれＮチャネルＭＯＳトランジスタ
Ｑ５．Ｑ６．Ｑ７．Ｑ８が接続され、それらのゲートに
はリセット信号Ｒ３Ｔが与えられる。

センスアンプＳＡは、ＰチャネルＭＯＳトランジスタＱ
１７．Ｑ１８およびＮチャネルＭＯ３）ランジスタＱ１
９．Ｑ２０を含む。ノードＮ１とノードＮ３との間にト
ランジスタＱ１７が接続され、ノードＮ１とノードＮ４
との間にトランジスタＱ１９が接続されている。トラン
ジスタＱ１７およびトランジスタＱ１９のゲートはノー
ドＮ２に接続されている。ノードＮ２とノードＮ３との
間にトランジスタＱ１８が接続され、ノードＮ２とノー
ドＮ４との間にトランジスタＱ２０が接続されている。

トランジスタＱ１８およびトランジスタＱ２０のゲート
はノードＮ１に接続されている。また、ノードＮ３はＰ
チャネルＭＯＳトランジスタＱ２１を介して電源電位Ｖ
０゜に結合されている。ノードＮ４はＮチャネルＭＯＳ
トランジスタＱ２２を介して接地電位に結合されている
。

トランジスタＱ２１のゲートにはセンスアンプ活性化信
号肩が与えられ、トランジスタＱ２２のゲートにはセン
スアンプ活性化信号ＳＯが与えられる。

センスアンプ活性化信号ＳＯがｒＨＪレベルとなりセン
スアンプ活性化信号石がｒＬＪレベルとなると、センス
アンプＳＡが活性化される。センスアンプＳＡは、ノー
ドＮ１の電位およびノードＮ２の電位のうち高い方の電
位を電源電位ｖ０Ｃまで上昇させ、低い方の電位を接地
電位まで下降させる。

センスアンプＳＡのノードＮ１は、ＮチャネルｂｌＯｓ
トランジスタＱ１３を介してＩ１０線Ｉ１０に接続され
かつＮチャネルＭＯＳトランジスタＱ１４を介して接地
されている。また、センスアンプＳＡのノードＮ２はＮ
チャネルＭＯＳトランジスタＱ１５を介してＩ１０線Ｉ
１０に接続されかつＮチャネルＭＯ８Ｉ−ランジスタＱ
１６を介して接地されている。トランジスタＱ１３およ
びＱ１５のゲートにはコラムデコーダ２（第２図）から
の出力信号が与えられる。トランジスタＱ１４およびＱ
１６のゲートにはリセット信号Ｒ３Ｔが与えられる。

なお、メモリセルＭＣＩ、ＭＣ２およびダミーセルＤＣ
Ｉ、ＤＣ２の構造は全く同じであり、第１２図および第
１３図に示される構造となっている。この実施例におい
ては、従来技術の説明とは逆に、メモリセルはそのしき
い値電圧が正に設定されたときに消去状態となり、負に
設定されたときに書込（プログラム）状態となるものと
する。

したがって、メモリセルアレイ１ａにおいては、正のし
きい値電圧がデータ「０」に対応し、負のしきい値電圧
がデータ「１」に対応する。しかし、メモリセルアレイ
１ｂにおいては、正のしきい値電圧がデータ「１」に対
応し、負のしきい値電圧が「０」に対応する。また、ダ
ミーセルＤＣ１゜ＤＣ２は書込状態（導通状態）に保た
れる。

次に、この実施例の続出動作を第４図のタイミングチャ
ートを参照しながら説明する。

まず、リセット信号Ｒ３ＴがｒＨＪレベルとなる。これ
により、トランジスタＱ５〜Ｑ８．Ｑ１４、Ｑ１６がオ
ンし、ビット線ＢＬＩ〜ＢＬ４およびノードＮｌ、Ｎ２
が接地される。なお、信号ＲＷは電源電位ｖｃｃ　　（
５Ｖ）に保たれる。その後、リセット信号Ｒ３ＴがｒＬ
Ｊレベルに立下がる。ロウデコーダ４ａおよび４ｂが１
つのワード線ＷＬを選択しその電位を「Ｈ」レベルに立
上げる。ここで、ビット線ＢＬＩに接続されるメモリセ
ルＭＣＩが選択されると仮定する。この場合、ワード線
ＷＬの電位がｒＨＪレベルに立上がると同時に、ブロッ
ク選択信号ＢＳＩがｒＨＪレベルに立上がる。これによ
り、ダミーセルＤＣ２が選択される。またこのとき、ス
イッチ信号ＬＵがｒＨＪレベルに立上がるとともに、ス
イッチ信号ＲＵおよびＲＬがｒＨＪレベルに立上がる。

これにより、ビット線ＢＬＩかセンスアンプＳＡのノー
ドＮ１に接続され、ビット線ＢＬ３およびＢＬ４がノー
ドＮ２に接続される。

選択されたメモリセルＭＣＩが書込状態であるとそのし
きい値電圧が低いので、そのメモリセルＭＣＩは導通状
態となる。そのため、と・ソトＩＢＬ１は、トランジス
タＱ９およびメモリセルＭＣ１を介して信号ＲＷにより
充電されることになる。

一方、選択されたメモリセルＭＣＩが消去状態であると
そのしきい値電圧は高いので、そのメモリセルＭＣＩは
非導通状態にとなる。そのため、ビット線ＢＬＩの電位
は接地電位（０■）のまま変化しない。

他方、ダミーセルＤＣ２は書込状態であるので、そのし
きい値電圧は低い。そのため、ダミーセルＤＣ２は導通
状態となる。このときトランジスタＱ３およびＱ４はと
もにオンしているので、ビット線ＢＬ３およびＢＬ４が
トランジスタＱ１２およびダミーセルＤＣ２を介して信
号ＲＷにより充電される。しかし、２本のビット線ＢＬ
３およびＢＬ４がダミーセルＤＣ２に接続されるため、
ノードＮ２の電位上昇は、選択されたメモリセルＭＣ１
が書込状態にあった場合のノードＮ１の電位上昇よりも
遅くなる。すなわち、ノードＮ２の電位は、メモリセル
ＭＣＩが書込状態の場合のノードＮ１の電位とメモリセ
ルＭＣＩが消去状態の場合のノードＮ１の電位とのほぼ
中間の電位となる。

したがって、ノードＮ２の電位が、ノードＮ１の電位に
対するリファレンスレベルとなる。

その後、ワード線ＷＬの電位が「Ｌ」レベルに立下がる
とともにブロック選択信号ＢＳＩおよびスイッチ信号Ｌ
Ｕ、ＲＵ、ＲＬがｒＬＪレベルに立下がる。これにより
、ビット線ＢＬＩがノードＮ１から切り離され、ビット
線ＢＬ３およびＢＬ４がノードＮ２から切り離される。

そして、センスアンプ活性化信号■が「Ｌ」レベルに立
下がりかつセンスアンプ活性化信号ＳＯが「Ｈ」ベルに
立上がる。これにより、センスアンプＳＡが動作する。

すなわち、ノードＮ１の電位かノードＮ２の電位と比較
され、高い方の電位が電源電位Ｖｃｃまで立上げられ、
低い方の電位が接地電位まで立下げられる。その後、コ
ラムデコーダ２によりトランジスタＱ１ＢおよびＱ１５
のゲートにｒＨＪ　レベルの信号が与えられると、ノー
ドＮ１の電位およびノードＮ２の電位がそれぞれＩ１０
線Ｉ１０およびＩｌｏに読出される。

ビット線ＢＬ２に接続されたメモリセルＭＣＩが選択さ
れた場合には、スイッチ信号ＬＬがｒＨＪレベルとなり
、スイッチ信号ＬＵがｒＬＪレベルのまま変化しない。

それ以外の動作は第１のビット線ＢＬＩに接続されたメ
モリセルＭＣＩが選択された場合の動作と同様である。

他方、ビット線ＢＬ３に接続されたメモリセルＭＣ２が
選択されたときには、ワード線ＷＬの電位がｒＨＪレベ
ルに立上がると同時に、ブロック選択信号ＢＳ２がｒＨ
Ｊレベルに立上がる。これにより、ダミーセルＤＣＩが
選択される。またこのとき、スイッチ信号ＲＵかｒＨＪ
レベルに立上がるとともに、スイッチ信号ＬＬおよびＬ
ＵかｒＨＪレベルに立上がる。これにより、ビット線Ｂ
Ｌ３がセンスアンプＳＡのノードＮ２に接続され、ビッ
ト線ＢＬＩおよびＢＬ２がセンスアンプＳＡのノードＮ
１に接続される。その結果、ビット線ＢＬＩおよびＢＬ
２がトランジスタＱＩＯおよびダミーセルＤＣＩを介し
て読出信号ＲＷにより充電される。したがって、ノード
Ｎ１の電位がノードＮ２の電位に対するリファレンスレ
ベルとなる。

また、ビット線ＢＬ４に接続されたメモリセルＭＣ２が
選択された場合には、スイッチ信号ＲＬがｒＨＪレベル
になり、スイッチ信号ＲＵはｒＬＪレベルのまま変化し
ない。したがって、ビット線ＢＬ４がセンスアンプのノ
ードＮ２に接続され、ビット線ＢＬＩおよびＢＬ２がセ
ンスアンプＳＡのノードＮ１に接続される。その他の動
作は、ビット線ＢＬ３に接続されたメモリセルＭＣ２が
選択された場合の動作と同様である。

第５図は、読出動作におけるリセット信号、ワード線の
電位およびセンスアンプ活性化信号の変化とビット線お
よびノードＮｌ、Ｎ２の電位変化とを示す図である。

第５図においては、ビット線ＢＬＩに接続されたメモリ
セルＭＣＩが選択される場合が示される。

まず、選択されたメモリセルＭＣＩが導通状態すなわち
書込状態である場合について説明する。まず、リセット
信号Ｒ３ＴがｒＬＪレベルに立下がると、ビット線ＢＬ
Ｉ〜ＢＬ４の電位がおよびノードＮｌ、Ｎ２の電位がＯ
ｖとなる。その後、ワード線ＷＬの電位がｒＨＪレベル
に立上がると、メモリセルＭＣＩが導通状態であるので
、ビット線ＢＬＩの電位が上昇するとともにノードＮ１
の電位が上昇する。このとき、ビット線ＢＬ３およびＢ
Ｌ４はダミーセルＤＣ２を介して充電され、その電位が
ビット線ＢＬＩの電位よりも緩やかに上昇し、それに伴
ってノードＮ２の電位も上昇する。ビット線ＢＬＩの電
位が約０．５■まで上昇すると、ワード線ＷＬの電位が
ｒＬＪ　レベルに立下がる。このとき、ビット線ＢＬＩ
がノードＮ１から切り離されるとともに、ビット線ＢＬ
３およびＢＬ４がノードＮ２から切り離される。したが
って、ビット線ＢＬＩ、ＢＬ３．ＢＬ４の電位はそれ以
上は上昇しない。その後、センスアンプ活性化信号茗７
がｒＬＪレベルに立下がり、センスアンプＳＡが活性化
される。それにより、ノードＮ１の電位が約５Ｖまで上
昇し、ノードＮ２の電位がＯｖまで下降する。

次に、選択されたメモリセルＭＣＩが非導通状態すなわ
ち消去状態である場合について説明する。

この場合には、ワード線ＷＬの電位がｒＨＪレベルに立
上がると、メモリセルＭＣＩが非導通状態であるのでビ
ット線ＢＬＩの電位はほとんど上昇せず、ノードＮ１の
電位も上昇しない。このとき、ビット線ＢＬ３およびＢ
Ｌ４はダミーセルＤＣ２を介して充電されるので、その
電位は緩やかに上昇し、それに伴ってノードＮ２の電位
も上昇する。

そして、ワード線ＷＬの電位がｒＬＪレベルに立下がる
と、ビット線ＢＬＩがノードＮ１から切り離されるとと
もに、ビット線ＢＬ３およびＢＬ４がノードＮ２から切
り離される。したがって、ビット線ＢＬＩ、ＢＬ３．Ｂ
Ｌ４の電位はそれ以上変化しない。その後、センスアン
プ活性化信号茗〒がｒＬＪレベルに立下がると、センス
アンプＳＡが活性化される。これにより、ノードＮ１の
電位がＯＶまで下降し、ノードＮ２の電位が５ｖまで上
昇する。

このように、この実施例のフラッシュＥＥＦＲＯＭにお
いては、選択されたメモリセルから読出された電位と基
準電位とが差動増幅されるので、データの読出動作が高
速化される。

また、メモリセルＭＣＩ、ＭＣ２とダミーセルＤＣＩ、
ＤＣ２とは全く同一の構造であるので、製造技術上の困
難を伴わない。

また、ビット線の電位は、約０．５Ｖまでしか上昇しな
いので、メモリセルＭＣＩ、ＭＣ２のドレインにも０，
５Ｖ以上の電圧が印加されることはない。したがって、
メモリセルＭＣＩ、ＭＣ２のデータ保持特性に悪影響が
及ぼされることもない。

さらに、各センスアンプＳＡは、４本のビット線ＢＬＩ
〜ＢＬ４ごとに設けられているので、微細化および高集
積化に伴ってビット線間ピッチが小さくなっても、その
センスアンプＳＡを形成するスペースに余裕がある。

次に、この実施例の消去動作を第３図を参照しながら説
明する。この消去動作は、第１５Ａ図および第１５Ｂ図
に示される従来例の書込動作に相当する。

フラッシュＥ　Ｅ　Ｆ　ＲＯＭにおいては、少なくとも
同一のワード線上の複数のメモリセルを一括して消去す
るため、消去動作と書込（プログラム）動作とは別のサ
イクルで行なわれる。消去サイクルになると、リセット
信号Ｒ５ＴがｒＨＪレベルとなり、すべてのビット線Ｂ
ＬＩ〜ＢＬ４が接地される。このとき、信号ＲＷを伝達
するためのＲＷ伝達線追も接地される。その後、すべて
のワード線ＷＬが選択され、高電圧スイッチ（図示せず
）によってその電圧が高電圧に立上げられる。その結果
、メモリセルＭＣＩ、ＭＣ２のしきい値電圧が正にシフ
トし、消去サイクルが終了する。

次に、この実施例の書込動作を第３図を参照しながら説
明する。この書込動作は第１４Ａ図および第１４Ｂ図に
示される従来例の消去動作に相当する。

たとえば、ビット線ＢＬＩに接続されるメモリセルＭＣ
Ｉのいずれか１つにデータ「１」を書込む場合を考える
。書込サイクルが開始すると、センスアンプ活性化信号
ＳＯがｒＨＪレベルとなり、センスアンプ活性化信号゛
否τがｒＬＪレベルとなる。これにより、センスアンプ
ＳＡが活性化され、ラッチ回路として働く。続いて、コ
ラムデコーダ２（第１図または第２図）により選択され
たトランジスタ０１３．Ｑ１５がオンし、Ｉ１０線Ｉ１
０およびＩｌｏがそれぞれセンスアンプＳＡのノードＮ
１およびＮ２に接続される。その後、Ｉ１０線Ｉ１０お
よびＩｌｏに与えられたデータがセンスアンプＳＡにラ
ッチされる。すなわち、Ｉ１０線Ｉ１０およびＩｌｏに
それぞれｒＨＪレベルおよびｒＬＪレベルの電位が与え
られ、ノードＮ１およびＮ２にそれぞれラッチされる。

次に、信号発生回路１１（第２図）によりスイッチ信号
ＬＵがｒＨＪレベルに立上げられ、ビット線ＢＬＩがノ
ードＮ１に接続される。さらに、ビット線ＢＬ１〜ＢＬ
４に設けられた高電圧スイッチ（図示せず）が活性化さ
れてビット線ＢＬＩに高電圧（１５〜２０Ｖ）が印加さ
れる。その結果、選択されたメモリセルＭ１のしきい値
電圧が負にシフトし、データ「１」の書込みが終了する
。ダミーセルＤＣＩ、ＤＣ２のしきい値電圧も同様にし
て、負にシフトされる。

なお、第２図において、ロウデコーダ４ａ、４ｂにより
１つのワード線ＷＬが選択されると、そのワード線ＷＬ
に接続される複数のメモリセルＭＣ１またはＭＣ２から
データが読出され、その複数のデータがそれぞれ対応す
るセンスアンプＳＡに保持されることになる。したがっ
て、コラムデコーダ２の出力を順次変化させることによ
り、複数のセンスアンプＳＡに保持されているデータが
順次高速に読出される。すなわち、ダイナミック・ラン
ダム・アクセス・メモリのようなページモード読出しか
可能となる。

上記実施例においては、ビット線ＢＬＩ〜ＢＬ４および
センスアンプＳＡにリセット用のトランジスタＱ５〜Ｑ
８．Ｑ１４．Ｑ１６を設けたが、リセット時にスイッチ
信号ＬＵ、ＬＬ、ＲＵ、ＲＬをｒＨＪレベルにしておけ
ば、ビット線側のトランジスタＱ５〜Ｑ８またはセンス
アンプ側のトランジスタＱ１４．Ｑ１６の（Ａずれかを
省略してもよい。

第６図は、この発明の他の実施例によるフラッシュＥＥ
ＦＲＯＭの構成を示す回路図である。

この実施例のＥＥＦＲＯＭが第３図に示される実施例の
Ｅ　Ｅ　Ｆ　ＲＯＭと異なるのは、次の点である。この
実施例においては、ビット線ＢＬＩとダミーワード線Ｄ
ＷＬとの交点にダミーセルＤＣＩが接続されているのに
加えて、ビット線ＢＬ２とダミーワード線ＤＷＬとの交
点にもダミーセルＤＣ１が接続されている。また、ビッ
ト線ＢＬ３とダミーワード線ＤＷＬとの交点にダミーセ
ルＤＣ２が接続されているのに加えて、ビット線ＢＬ４
とダミーワード線ＤＷＬとの交点にもダミーセルＤＣ２
が接続されている。さらに、ダミーセルＤＣ１のソース
にはトランジスタＱＩＯを介して基準電位ＤＲＷが与え
られる。また、ダミーセルＤＣ２のソースにも同様にト
ランジスタＱ１２を介して基や電位ＤＲＷが与えられる
。この基学電位ＤＲＷは電源電位ＶＣＣと接地電位との
中間電位（たとえば２．５Ｖ）であり、基弗電位発生回
路１２により発生される。

この実施例のＥＥＰＲＯＭの読出動作においては、たと
えば、ビット線ＢＬＩに接続されるメモリセルＭＣ１が
選択されたときには、スイッチ信号ＬＵがｒＨＪレベル
となり、ビット線ＢＬＩがノードＮ１に接続される。こ
のとき同時に、スイッチ信号ＲＵもしくはスイッチ信号
ＲＬのうちいずれか一方のみがｒＨＪレベルとなり、ビ
ット線ＢＬ３またはＢＬ４のうちいずれか一方のみがノ
ードＮ２に接続される。この場合、ノードＮ２に接続さ
れたビット線ＢＬ３またはＢＬ４はダミーセルＤＣ２を
介して基準電位ＤＲＷにより充電される。したがって、
ノードＮ２の電位は、選択されたメモリセルＭＣ１が消
去状態の場合のノードＮ１の電位と選択されたメモリセ
ルＭＣＩが書込状態の場合のノードＮ１の電位とのほぼ
中間の電位となる。すなわち、ノードＮ２の電位がノー
ドＮ１の電位に対するリファレンスレベルとなる。

この実施例においても、メモリセルＭＣＩ、ＭＣ２およ
びダミーセルＤＣＩ、ＤＣ２は全く同じ構造であるので
、製造が容易である。また、隣接する２本のビット線ご
とにセンスアンプＳＡが設けられているので、微細化お
よび高集積化に伴ってビット線間のピッチが小さくなっ
てもセンスアンプＳＡを形成するスペースに余裕がある
。

なお、第６図の実施例においても、第３図の実施例のよ
うに、ビット線ＢＬＩおよびＢＬ２のいずれか一方にダ
ミーセルＤＣ１を設け、ビット線ＢＬ３およびＢＬ４の
いずれか一方にダミーセルＤＣ２を設けてもよい。この
場合は、ビット線ＢＬ１またはＢＬ２に接続されるメモ
リセルＭＣＩが選択されたときには、ダミーセルＤＣ２
が接続されたビット線ＢＬ３またはＢＬ４のみがノード
Ｎ２に接続される。また、ビット線ＢＬ３またはＢＬ４
に接続されたメモリセルＭＣ２が選択されたときには、
ダミーセルＤＣ１が接続されたビット線ＢＬＩまたはＢ
Ｌ２のみがノードＮ１に接続される。

また、第６図の実施例においては、各センスアンプＳＡ
のノードＮ１に２本のビット線が接続され、ノードＮ２
に２本のビット線が接続されているが、各センスアンプ
ＳＡのノードＮ１およびＮ２にそれぞれ１本ずつビット
線が接続されてもよい。しかし、第６図の実施例のよう
に構成した方が、センスアンプＳＡを形成するスペース
が広くなる。

なお、上記第３図および第６図の実施例においては、各
メモリセルＭＣＩ、ＭＣ２のソースにはトランジスタＱ
９．Ｑｌｌを介して信号ＲＷが与えられているが、各メ
モリセルＭＣＩ、ＭＣ２のソースに直接信号ＲＷか与え
られてもよい。

第７図は、この発明のさらに他の実施例によるフラッシ
ュＥＥＰＲＯＭの構成を示すブロック図である。

この実施例においては、ダミーコラム２０ａ。

２０ｂおよび電位検知回路２２が設けられている。

ダミーコラム２０ａ、２０ｂの各々はダミービット線Ｄ
ＢＬおよびそのダミービット線ＤＢＬに接続される複数
のダミーセルＤＣを含む。第７図には、１つのダミーセ
ルＤＣのみが代表的に示されている。ダミーセルＤＣの
コントロールゲートはメモリセルアレイｌ日内のメモリ
セルＭＣＩと共通のワード線ＷＬに接続されている。ダ
ミーセルＤＣのしきい値電圧は低く　（書込状態）設定
されている。

第７図において、メモリセルアレイｌａ、ｌｂ。

コラムデコーダ２、センスアンプ３、ロウデコーダ４ａ
、４ｂその他の部分の構成は、第２図に示される構成と
同様である。また、ダミーセル・ブロック選択スイッチ
２１ａ、２１ｂには、第３図に示されるダミーセルＤＣ
Ｉ、トランジスタＱｌ。

Ｑ２、ダミーセルＤＣ２およびトランジスタＱ３゜Ｑ４
が含まれる。

第８図は、主として電位検知回路２２の構成を示す回路
図である。

第８図において、ダミーコラム２Ｏａ内のダミービット
線ＤＢＬおよびダミーコラム２Ｏｂ内のダミービット線
ＤＢＬは、それぞれ２つのトランジスタＱＡおよび２つ
のトランジスタＱＢを介してセンス線ＳＬに接続されて
いる。２つのトランジスタＱＡのゲートにはスイッチ信
号ＬＵおよびＬＬがそれぞれ与えられ、２つのトランジ
スタＱＢのゲートにはスイッチ信号ＲＵおよびＲＬか与
えられる。

電位検知回路２２は、充電加速回路２３、出力段２４、
センスアンプ制御回路２５および読出電圧制御回路２６
を含む。充電加速回路２３は、ＰチャネルＭＯ３）ラン
ジスタＱ５１．Ｑ５２．Ｑ５３、ＮチャネルＭＯＳトラ
ンジスタＱ５４．Ｑ５５、Ｑ５６、およびインバータＧ
１を含む。出力段２４は、ＰチャネルＭＯＳトランジス
タＱ５７およびＮチャネルＭＯＳトランジスタＱ５８を
含む。充電加速回路２３はセンス線ＳＬに接続され、出
力段２４からは制御信号ＳＡＣが出力される。制御信号
ＳＡＣは、センスアンプ制御回路２５、読出電圧制御回
路２６およびセレクタ２７に与えられる。セレクタ２７
は、第２図におけるロウデコーダ４ａ、４ｂおよび信号
発生回路１１を含む。センスアンプ制御回路２５は、制
御信号ＳＡＣおよび制御信号人力バッファ９（第１図）
から与えられるチップセレクト信号で１に応答して、セ
ンスアンプ活性化信号Ｓｏ、Ｓｏを発生する。

読出電圧制御回路２６は、制御信号ＳＡＣに応答して信
号ＲＷを発生する。

次に、第８図に示される電位検知回路２２の読出サイク
ルにおける動作を第９図のタイミングチャートを参照し
ながら説明する。

読出サイクルが開始すると、リセット信号Ｒ３Ｔにより
、メモリセルアレイｌａ、ｌｂ内ビット線ＢＬ１〜ＢＬ
４と同様に、ダミーコラム２０ａ。

２Ｏｂ内のダミービット線ＤＢＬが接地される。

また、充電加速回路２３内のトランジスタＱ５４がオン
し、センス線ＳＬが接地される。また、充電加速回路２
３内のノードＮｌｌがｒＨＪレベルに設定される。

ここで、たとえば、第７図に示されるビット線ＢＬＩに
接続されるメモリセルＭＣＩが選択されると仮定する。

この場合、メモリセルアレイｌ日内のワード線ＷＬによ
りメモリセルＭＣＩが選択されるとともにダミービット
線ＤＢＬに接続されるダミーセルＤＣが選択される。こ
のとき同時に、スイッチ信号ＬＵがｒＨＪレベルに立上
がる。これにより、ダミーコラム２Ｏａ内のダミービッ
ト線ＤＢＬがセンス線ＳＬに接続される。その結果、信
号ＲＷによりセンス線ＳＬが充電され始める。

センス線ＳＬの電位がトランジスタＱ５５のしきい値電
圧を越えると、トランジスタＱ５５がオンする。それに
より、ノードＮｉｌが接地される。

そのため、トランジスタＱ５１がオンし、センス線ＳＬ
の充電を加速する。その結果、制御信号ＳＡＣがｒＨＪ
レベルから「Ｌ」レベルに変化する。

この制御信号ＳＡＣの立下がりに応答して、センスアン
プ活性化信号ＳｏがｒＨＪレベルに立上がる。これによ
り、センスアンプＳＡが活性化される。また、制御信号
ＳＡＣの立下がりに応答して、読出電圧制御回路２６お
よびセレクタ２７に含まれるロウデコーダ４ａ、４ｂお
よび信号発生回路１１が非活性となる。したがって、す
べてのワード線ＷＬ、ダミーワード線ＤＷＬおよびすべ
てのスイッチ信号ＬＬ、ＬＵ、ＲＬ、ＲＵが非選択状態
となる。また、信号ＲＷもｒＬＪレベルとなる。

上記実施例においては、ダミービット線ＤＢＬの電位を
モニタすることにより、センスアンプＳＡの活性化およ
び読出電圧制御回路２６およびセレクタ２７の非活性化
のタイミングが決定されるので、プロセスパラメータの
ばらつきによってメモリセルの特性が変動しても、常に
最適なタイミングで読出動作が行なわれる。

ところで、第７図において、メモリセルＭＣＩのソース
に信号ＲＷを伝達するためのＲＷ伝達線痣は、高集積化
のために比較的抵抗値の高いＮ＋拡散層により形成され
ている。したがって、メモリセルアレイｌａ、ｌｂが多
数のメモリセルからなる場合には、メモリセルの位置に
よって配線抵抗のためにそのソースに印加される信号Ｒ
Ｗのレベルが異なることになる。第７図においてＲはＲ
ＷＷ達線誌上の配線抵抗を示す。すなわち、信号ＲＷの
入力部から遠い位置に配置されるメモリセルにおいては
、配線抵抗のために信号ＲＷのレベルが低下し、ビット
線の充電速度が遅くなる。そのため、センスタイミング
をその配線抵抗およびＮ＋拡散層の幅や深さなどのプロ
セスパラメータのばらつきを考慮して遅延させる必要が
ある。

しかし、上記実砲例では、ダミービット線ＤＢＬが信号
ＲＷの入力部から最も遠い位置に配置されている。その
ため、たとえＮ＋拡散層のシート抵抗が変動しても、ダ
ミービット線ＤＢＬはメモリセルアレイｌａ、ｌｂ内で
最も遅く充電されるビット線よりもさらに遅く充電され
ることになる。

したがって、制御信号ＳＡＣがｒＨＪレベルからｒＬＪ
レベルに変化してセンスアンプＳＡが活性化されたとき
には、十分なセンスマージンが確保されることになる。

次に、ダミーコラム２０ａ、２Ｏｂ内のダミーセルＤＣ
の消去動作および書込動作について説明する。

ダミーセルＤＣの消去動作は、メモリセルＭＣＩ、ＭＣ
２の消去動作と同様に、選択されたワード線ＷＬを高電
圧に設定しかつダミービット線ＤＢＬをリセット信号Ｒ
８Ｔにより接地することにより行なわれる。上記実施例
では、ワード線ＷＬがダミーセルＤＣとメモリセルＭＣ
Ｉとで共通に用いられている。また、スイッチ信号ＬＬ
、ＬＵ。

ＲＬ、ＲＵおよびリセット信号Ｒ８Ｔも、メモリセルア
レイｌａ、ｌｂおよびダミーコラム２０ａ。

２０ｂで共通に用いられている。そのため、ダミーセル
ＤＣは、そのダミーセルＤＣが接続されるワード線ＷＬ
に接続される複数のメモリセルＭＣ１と同時に、消去さ
れることになる。

また、書込動作時には、書込・読出タイミング発生回路
１０（第１図および第２図）から第８図のトランジスタ
Ｑ５６に与えられる信号ＩＮがｒＨＪレベルとなる。こ
れにより、トランジスタＱ５６がオンし、センス線ＳＬ
が充電される。その後、リセット信号Ｒ８Ｔによりワー
ド線ＷＬおよびＲＷ伝伝達見込接地される。また、スイ
ッチ信号ＬＵまたはＬＬがｒＨＪレベルとなる。それに
より、ダミービット線ＤＢＬがセンス線ＳＬに接続され
、高電圧スイッチ（図示せず）が活性化される。

このようにして、メモリセルアレイ１ａ、ｌｂ内のメモ
リセルＭＣＩ、ＭＣ２の書込動作時に、ダミーコラム２
０ａ、２Ｏｂ内のダミーセルＤＣに対しても書込動作が
行なわれる。

書込動作は、メモリセル内の薄いトンネル酸化膜を通じ
て電子をトンネルさせることにより行なわれる。このた
め、この薄いトンネル酸化膜に生じたトラップ準位に正
負の電荷がトラップされて、トンネルする電子の量が書
き換え回数とともに変化することがよく知られている。

すなわち、メモリセルは、書き換えの初期にはそのしき
い値電圧やセルカレントが増加する特性をａし、書き換
えが多数回行なわれた後にはそれらは逆に減少する特性
をａする。したがって、ダミーセルを用いることにより
セルカレントのモニタを行なう場合には、ダミーセルに
対しても、選択されたメモリセルと同程度の書き換えを
行なうことにより、メモリセルの特性とダミーセルの特
性とをできるだけ一致させる必要がある。

上記実施例では、同一のワード線に接続されるメモリセ
ルおよびダミーセルに対して、同時に消去および書込み
が行なわれる。そのため、メモリセルアレイｌａ、ｌｂ
内のメモリセルＭＣＩ、ＭＣ２のセルカレントをダミー
コラム２０ａ、２Ｏｂ内のダミーセルＤＣにほぼ反映さ
せることができる。これにより、書き換えにより変動し
たセルカレントの補正をセンスタイミングに繰り込むこ
とが可能となる。

なお、上記実施例では、電位検知回路２２に、充電加速
回路２３が設けられているか、センス線ＳＬの電位を検
知しさらにそれを充電する回路であれば、他の構成を有
する回路を用いてもよい。

また、素子数を低減するためには、充電加速回路２３を
省略して、出力段２４のしきい値電圧を低く設定しても
よい。

一方、より高速化を図るためには、充電加速回路２３内
のトランジスタＱ５５のしきい値電圧をより低く設定し
、ダミービット線ＤＢＬを充電するダミーセルＤＣの数
を複数にしてもよい。

第３図、第５図および第７図の実施例におけるトランジ
スタＱ９〜ｇ１２は必ずしも必要ではなく、場合によっ
ては、省略することも可能である。

さらに、上記実施例においては、フラッシュＥＥＰＲＯ
Ｍについて説明されているか、この発明は、これに限定
されず、通常の２トランジスタ型ＥＥＰＲＯＭ、ＥＰＲ
ＯＭ、その他のＲＯＭ、その池の半導体記憶装置にも同
（、ｌに適用され得る。

［発明の効果］ 以上のように第１の発明および第２の発明によれば、選
択されたメモリセルの情報が読出されるビット線の電位
に対するリファレンスレベルが、他のビット線により提
供され、それらの電位が差動増幅されるので、集積度が
高くなっても高速に読出動作を行なうことが可能となる
。

また、読出された情報が差動増幅手段に保持されるので
、ベージモード読出しのような高速な読出動作が可能と
なる。

第３の発明によれば、メモリセルと同等の特性を持つダ
ミーセルによりダミービット線を充電し、ダミービット
線の電位をモニタすることにより増幅手段の活性化のタ
イミングが決定されるため、プロセスパラメータのばら
つきによってメモリセルの特性が変動しても常に最適な
タイミングで読出動作を行なうことが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるフラッシュＥ　Ｅ　
Ｐ　ＲＯＭの全体構成を示すブロック図である。 第２図は第１図に示されるメモリセルアレイの回路構成
を示す図である。第３図は第２図に示される１つのセン
スアンプおよび１組のコラムの回路構成を示す図である
。ＴＪ４図は第１図〜第３図の実施例の読出動作を説明
するためのタイミングチャートである。第５図は読出動
作におけるビット線の電位およびセンスアンプのノード
の電位の変化を示す図である。第６図はこの発明の他の
実施例によるフラッシュＥＥＰＲＯＭの主要部の回路構
成を示す図である。第７図はこの発明のさらに他の実施
例によるフラッシュＥＥＰＲＯＭの（を成を示すブロッ
ク図である。第８図は第７図に示される電位検知回路の
詳細な構成を示す回路図である。第９図は第８図の電位
検知回路の動作を説明するためのタイミングチャートで
ある。第１０図は従来のフラッシュＥＥＰＲＯＭの全体
構成を示すブロック図である。第１１図は第１０図に示
されるメモリセルアレイの回路構成を示す図である。 第１２図はメモリセルの断面図である。第１３図は第１
２図のメモリセルの等価回路図である。第１４Ａ図は第
１１図のフラッシュＥＥＰＲＯＭの消去動作を説明する
ための図である。第１４Ｂ図はメモリトランジスタの消
去動作を説明するための断面図である。第１５Ａ図は第
１１図のフラッシュＥＥＰＲＯＭの書込動作を説明する
ための図である。第１５Ｂ図はメモリトランジスタの書
込動作を説明するための断面図である。第１６図は電流
検出型センスアンプの回路構成を示す図である。第１７
図は従来の半導体記憶装置の他の例を示す図である。 図において、ｌａ、ｌｂはメモリセルアレイ、２はコラ
ムデコーダ、３はセンスアンプ、４ａ。 ４ｂはロウデコーダ、５はＹアドレスバッファ、６はＸ
アドレスバッファ、７はメインアンプ・書込ドライバ、
８は人出力バッファ、９は制御信号人力バッファ、１０
は書込・読出タイミング発生回路、１３ａ、１３ｂはコ
ラム、２Ｑａ、２０ｂはダミーコラム、Ｉｌｏ、Ｉｌｏ
はＩ１０線、ＷＬはワード線、ＤＷＬはダミーワード線
、ＢＬＩ。 ＢＬ２．ＢＬ３．ＢＬ４はビット線、ＤＢＬはダミービ
ット線、ＭＣＩ、ＭＣ２はメモリセル、Ｄｅｌ、ＤＣ２
，ＤＣはダミーセル、ＳＡはセンスアンプ、Ｑ１〜Ｑ１
６．Ｑ１９〜Ｑ２２はＮチャネルＭＯＳｌ−ランジスタ
、Ｑ１７．ＱｌｇはＰチャネルＭＯＳトランジスタであ
る。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）第１のビット線および第２のビット線からなる少
   なくとも１組の第１のビット線対、第３のビット線およ
   び第４のビット線からなる少なくとも１組の第２のビッ
   ト線対、 各々が前記第１のビット線対または前記第２のビット線
   対のいずれかのビット線に接続される複数のメモリセル
   、 前記第１のビット線対のいずれかのビット線に接続され
   る第１のダミーセル、 前記第２のビット線対のいずれかのビット線に接続され
   る第２のダミーセル、 第１の端子および第２の端子を有し、前記第１の端子の
   電位および前記第２の端子の電位を差動増幅する少なく
   とも１つの差動増幅手段、 前記複数のメモリセルのいずれかを選択するメモリセル
   選択手段、 前記メモリセル選択手段により前記第１のビット線対に
   接続されたメモリセルが選択されたときに前記第２のダ
   ミーセルを選択し、前記メモリセル選択手段により前記
   第２のビット線対に接続されたメモリセルが選択された
   ときに前記第１のダミーセルを選択するダミーセル選択
   手段、および前記メモリセル選択手段により前記第１の
   ビット線対に接続されたメモリセルが選択されたときに
   、そのメモリセルが接続される前記第１または第２のビ
   ット線を対応する前記差動増幅手段の第１の端子に結合
   させかつ前記第３および第４のビット線を対応する前記
   差動増幅手段の第２の端子に結合させ、前記メモリセル
   選択手段により前記第２のビット線対に接続されたメモ
   リセルが選択されたときに、そのメモリセルが接続され
   る前記第３または第４のビット線を対応する前記差動増
   幅手段の第２の端子に結合させかつ前記第１および第２
   のビット線を対応する前記差動増幅手段の第１の端子に
   結合させるスイッチ手段を備えた、半導体記憶装置。
2. （２）少なくとも１つの第１のビット線、 少なくとも１つの第２のビット線、 各々が前記第１のビット線または前記第２のビット線と
   所定の電位との間に結合され、選択されたときに導通状
   態になるように設定されるかまたは選択されたときに非
   導通状態になるように設定される複数のメモリセル、 前記所定の電位の中間電位である基準電位を発生する基
   準電位発生手段、 前記第１のビット線と前記基準電位発生手段との間に結
   合され、選択されたときに導通状態となる第１のダミー
   セル、 前記第２のビット線と前記基準電位発生手段との間に結
   合され、選択されたときに導通状態となる第２のダミー
   セル、 前記複数のメモリセルのいずれかを選択するメモリセル
   選択手段、 前記メモリセル選択手段により前記第１のビット線に結
   合されたメモリセルが選択されたときに前記第２のダミ
   ーセルを選択し、前記メモリセル選択手段により前記第
   ２のビット線に結合されたメモリセルが選択されたとき
   に前記第１のダミーセルを選択するダミーセル選択手段
   、および前記第１のビット線に結合される第１の端子お
   よび前記第２のビット線に結合される第２の端子を有し
   、前記第１の端子の電位および前記第２の端子の電位を
   差動増幅する少なくとも１つの差動増幅手段を備えた、
   半導体記憶装置。
3. （３）少なくとも１つのビット線、 前記ビット線に接続され、情報が記憶される複数のメモ
   リセル、 前記ビット線の電位を増幅するための増幅手段、前記複
   数のメモリセルのいずれかを選択するメモリセル選択手
   段、 ダミービット線、 前記ダミービット線に接続され、予め定められた情報が
   記憶されたダミーセル、 前記メモリセル選択手段により前記複数のメモリセルの
   いずれかが選択されたときに、前記ダミーセルを選択す
   るダミーセル選択手段、および前記ダミービット線上の
   電位を検知し、その電位が所定の値になったときに前記
   増幅手段を活性化させる電位検知手段を備えた、半導体
   記憶装置。