JPH0278268A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、スタティ
ック型ランダムアクセスメモリを具備した半導体集積回
路装置に適用して有効な技術に関するものである。

〔従来の技術〕

スタティック型ランダムアクセスメモリ（以下ＳＲＡＭ
と称−Ｔ’Ｑ）においては、相補型データ線（相補性デ
ータ線あるいは相補データ巌と称する）とワード線との
父差部にメモリセルが配置されている。メモリセルは、
フリップフロップ回路及びそのフリップフロップ回路の
一対の入出力端子に夫々一方の半導体領域が接続された
２個の転送用ＭＩＳＦＥ’ｒ（絶縁ゲート型電界効果ト
ランジスタ）でｍ放されている。フリップフロップ回路
は、例えば２個の駆動用ＭＩＳＦＥＴと２個の高抵抗負
荷素子とにより構成されている。高抵抗負荷素子は、メ
モリセルの占有面積を縮小するために、それの抵抗値を
低減する不純物が導入されていないか、或は若干導入さ
れている多結晶珪素膜で形成されている。前記メモリセ
ルの夫々の転送用ＭＩＳＦＥＴのゲート電極はワード線
に接続されている。転送用ＭＩＳＦＥＴの他方の半導体
領域は、夫々、相補型データ線に接続されている。

メモリセルは、相補型データ線の延在する方向、ワード
線の延在する方向に夫々複数配置され、メモリセルアレ
イを構成している。メモリセルアレイの一端には、その
メモリセルアレイに形成された複数のワード葎から所望
のワード線を選択するためのワードドライバ回路及びロ
ウデコーダ（Ｘデコーダ）回路が配置されている。メモ
リセルアレイの他端には、メモリセルアレイに形成され
た複数の相補型データ線から所望の相補型データ祿を選
択するためのカラムスイッチ及びそれを制御するカラム
デコーダ回路が配置されている。この場合、相補型デー
タ線は、カラムスイッチを介してコモンデータ線に接続
されている。すなわち、カラムスイッチが相補型データ
線とコモンデータ線との間に介在されている。

メモリセルの情報は、相補型データ線からカラムスイッ
チ及ヒコモンデータ線を通してセンスアンプに転送され
、このセンスアンプにおいて、メモリセルの情報、すな
わち、１”情報又は１０″情報が増幅される。この増幅
された情報は、出方信号線（データバス）を通して外部
出力端子からＳＲＡＭの外部に出力される。

なお、ＳＲＡＭについては、例えば、口軽マイクロデバ
イス、１９８６年５号、第７７頁乃至第９３頁に記載さ
れている。

〔発明が解決しようとする課題〕

本発明者は、２５６　（Ｋｂｉｔ〕Ｘ　４　（ｂｉｔ）
構成の１　（Ｍｂｉｔ）のような大容量で高速なＭＯ８
型ＳＲＡＭの開発に先立ち、ＳＲＡＭについて検討した
ところ、次に述べるような問題点が生じることを見出し
た。

１、　　ＳＲＡＭの封止方式は、Ｄ　Ｉ　Ｌ　Ｐ　（Ｄ
ｕａｌ　−Ｉｎ　Ｌｉｎｅ　Ｐａｃｋａｇｅ）　、　　
Ｓ　ＯＪ　（Ｓｍａｉｌ　０ｕｔｌｉｎｅＪ−ｂｅｎｄ
　ｐａｃｋａｇｅ）等の樹脂封止が主流である。

この種の封止方式を採用する大容量のＳＲＡＭにおいて
は、その半導体チップの形状が、例えば、ｓ、ｘｓｘｌ
ｓ、２ｘｃ箇！〕程度のスリムな長方形となる。この半
導体チップに１（Ｍｂｉｔ）の大容量のＳＲＡＭを単純
に形成する場合、長辺方向に２０４８組の相補型データ
線を配置し、短辺方向に５１２本のワード線を配置し、
両者の交差部にメモリセルを配置し、メモリセルアレイ
　（メモリマット）を構成することができる。このよう
にして構成されたＳＲＡＭにおいては、１本のワード線
を選択すると２０４８個のメモリセルが同時に選択され
る。そのため、相補型データ線の負荷を構成するロード
回路（負荷用ＭＩＳＦＥＴ）から２０４８個のメモリセ
ルに電流が流れ込む。これにより、ＳＲＡＭの消費電力
が増大するという問題点が生じる。

また、前記複数のワード線から所望のワード線を選択す
るロウデコーダ回路が、−度に２０４８個のメモリセル
な実質的に同時に駆動することは困難である。このため
、いわゆるデバイデッドワードライン方式が採用される
。本発明者の基礎研究の結果、−本のワード線で選択可
能なメモリセルの数は１２８個である。前記のデバイデ
ッドワードライン方式とは、メモリセルに結合されるワ
ード線を複数に分割して、サブワード線を構成し、この
サブワード線毎にワードドライバ回路を配置し、メイン
ワード線を介してワードドライバ回路をロウデコーダ回
路で制御する方式である。ロウデコーダ回路は、複数に
分割されたメモリセルアレイの最端部に配置される。こ
のように構成されるＳＲＡＭにおいては、メモリセルア
レイの最端部から対向する他の最端部側にメインワード
線を延在させるので、メインワード線が比較的長くなる
。このため、メインワード線に結合されてしまつｆＦ生
容ｆ（負荷容量）及びそのメインワード線の有する寄生
抵抗（負荷抵抗）が非常に大きいので、ＳＲＡＭの動作
速度が低下するという問題点が生じる。

２、前記ＳＲＡＭにおいては、半導体チップの短辺方向
に５１２本のワードａ（実際にはサブワード線）を配列
する必要がある。しかしながら、半導体チップの形状が
前述のようにスリムになるので、前記ワード線を配置す
ると半導体チップの短辺方向のサイズにかなりの制約が
あるという問題点が生じる。

３、前記ＳＲＡＭにおいては、半導体チップの対向する
短辺に沿って外部端子（ポンディングパッド〕が配置さ
れている。外部端子には、アドレス信号、データ出力信
号、電源等が印加される。

しかしながら、半導体チップの形状が前述のようにスリ
ムになるので、これらの全ての外部端子を半導体チップ
の短辺に沿って配置することができないという問題点が
生じる。また、半導体チップの形状がスリムで、しかも
前述のようにロウデコーダ回路をメモリセルアレイの最
端部に配ｔすると、ロウデコーダ回路と対向する他の最
端部に配置されるアドレス信号用外部端子との距離が長
くなる。つまり、各アドレス信号用外部端子とロウデコ
ーダ回路との距離が均一でなくなる。この場合、ロウデ
コーダ回路に各アドレス信号が伝わるタイミングを合せ
ろ必要があるので、ＳＲＡＭの動作速度が低下するとい
う問題点が生じろ。

４、　前記ＳＲＡＭにおいて、メモリセルの情報は、相
補型データ線（１組の相補型データ線は非反転のデータ
線と反転のデータ線とからなろ）から−本のデータ線毎
に設けられたカラムスイッチを介してコモンデータ線に
出力される。カラムスイッチは、相補型ＭＯ８ＦＥＴか
らなるトランスミッションゲート回路で構成され、カラ
ムデコーダ回路で制御されている。相補型データ線間の
寸。

法はメモリセルの高集積化によって非常に小さくするこ
とができるが、この１組の相補型データ線間の寸法内に
２個（１組〕のカラムスイッチ及び２個（１組）のカラ
ムデコーダ回路を配置することが非常に難しいという問
題点が生じる。また、カラムスイッチ及びカラムデコー
ダ回路のサイズで相補型データ線間の間隔を規定すると
、相補型データ線間の間隔が大きくなるので、集積度が
低下するという問題点が生じる。

前記ＳＲＡＭは、１度の情報読出動作で４　［ｂｉｔ：
］の情報を出力する多ビツト方式を採用している。

すなわち、１回の読み出し動作で、４　（ｂｉｔ）の情
報が並列に出力される。ＳＲＡＭにおいて、情報を外部
に出力するための出力トランジスタは、その駆動能力が
ＳＲＡＭの内部回路を構成するトランジスタのそれに比
べてかなり大きくなるように形成されている。このため
、情報続出動作で４［ｂｉ　ｔ］分の出力トランジスタ
が１度に駆動されろと、基準電位（回路の接地電位〕に
大きなノイズが発生する。このノイズは、ＳＲＡＭの基
準電位をＳＲＡＭの外部の基準電位に比べて浮かせるの
で、ＳＲＡＭ内の入力段回路の入力信号レベルのマージ
ンが小さくなり、誤動作を生じ易いという問題点が生じ
る。このことは、換言すれば、ＳＲＡＭの入力信号の規
格レベルを補償することができないという問題点が生じ
る。

本発明の目的は、ＳＲＡＭの消費電力を低減することが
可能な技術を提供することにある。

本発明の他の目的は、ＳＲＡＭの消費電力を低減すると
共に、ワード線の負荷容量及び負荷抵抗を低減して動作
速度の高速化を図ることが可能な技術を提供することに
ある。

本発明の他の目的は、ＳＲＡＭの消費電力を低減し、動
作速度の高速化を図ると共に、高集積化を図ることが可
能な技術を提供することにある。

特に、本発明の他の目的は、ＳＲＡＭにおいて、データ
線の延在−ｆる方向のサイズを縮小して高集積化を図る
ことが可能な技術を提供することにある。

本発明の他の目的は、ＳＲＡＭの外部端子の配置位置の
制約な緩和することが可能な技術を提供することにある
。

本発明の他の目的は、ＳＲＡＭにおいて、信号線の長さ
を均一にし、動作速度の高速化を図ることが可能な技術
を提供することにある。

本発明の他の目的は、ＳＲＡＭの高集積化を図ることが
可能な技術を提供すること圧ある。特に、本発明の他の
目的は、ＳＲＡＭにおいて、カラムデコーダ面積を縮小
して高集積化を図ることが可能な技術を提供することに
ある。

本発明の他の目的は、ノイズの発生を低減し、ＳＲＡＭ
の誤動作を防止することが可能な技術を提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものを簡
単に説明すれば、下記のとおりである。

ＳＲＡＭにおいて、ワード線の延在方向にメモリセルア
レイを少なくとも３２分割し、その中央部にロウデコー
ダ回路を配置する。

前記ＳＲＡＭにおいて、分割された個々のメモリセルア
レイの一端部にカラムスイッチ、カラムデコーダ回路等
を配置する。

ＳＲＡＭを構成する長方形の半導体チップの４辺のそれ
ぞれに外部端子を配置し、前記半導体チップの中央部に
ロウデコーダ回路を配置する。

ＳＲＡＭにおいて、２組のカラムスイッチを１個のカラ
ムデコーダ回路で制御する。

多ヒツト方式のＳＲＡＭにおいて、コモンデータ線毎又
は及び出力信号線毎にその配置される長さな変える。

〔作用〕

上述した手段によれば、ロード回路からメモリセルに流
れる電流量を３２分の１にすることができるので、ＳＲ
ＡＭの消費電力を低減することができると共に、メイン
ワード線の長さを２分の１にし、負荷容量及び負荷抵抗
を低減することができるので、ＳＲＡＭの動作速度の高
速化を図ることができる。

前記ＳＲＡＭは、さらに、カラムスイッチ数、カラムデ
コーダ回路数等を最小限にとどめ４〉ことができるので
、相補型データ線の延在方向のサイズを縮小し、高集積
化を図ることができろ。

前記半導体チップの各辺を有効に利用することができる
ので、外部端子の配置位置の制約を緩和することができ
ろ。また、各アドレス信号用の外部端子とロウデコーダ
回路とを接続するアドレス信号線の長さを短縮すること
ができるので、ＳＲＡＭの動作速度の高速化を図ること
ができる。

前記カラムデコーダ回路数を低減することができるので
、その面積に相当する分、ＳＲＡＭの高集積化を図るこ
とができる。

更に、前述した手段によれば、個々のコモンデータ線又
は及び個々の出力信号線の負荷容量又は（及び）負荷抵
抗が互いに異なるようにされるため、各情報を出力する
出力タイミングが互いに異なるようになる。これにより
、ノイズを分散させて、その値を低減させることが可能
となり、ＳＲＡＭの誤動作を防止することができる。

〔実施例〕 以下、２５６　［Ｋｂｉｔｌ　Ｘ　４　［ｂｉｔ）構成
の１（Ｍｂｉｔ）の大容量で高速なＭＯ８型ＳＲＡＭに
本発明を適用した一実施例をもとに本発明を説明する。

なお、実施例を説明するための以下の図面において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。

本発明の一実施例であろ２５６　（Ｋｂｉｔ）　Ｘ　４
（ｂｉｔ）構成ノ１　（Ｍｂｉｔ〕（７）　Ｓ　ＲＡ　
Ｍ　なｉ：ｇ　１図（半導体チップにおけるレイアウト
図〕に示す。すなわち、同図に示された主要な回路ブロ
ックは、実際の配置に合わせて描かれている。

本実施例のＳＲＡＭは、ＤＩＬＰ、ＳＯＪ等の樹脂封止
方式で封止されるので、第１図に示すように、例えば６
．１５　ｘ　１５．２１　Ｃｍ２）程度のスリムな長方
形の半導体チップに形成されている。特に制限されない
が、本実施例において、半導体チップは、単結晶珪素で
形成されたｎ型半導体基板で構成されている。半導体チ
ップの所定の主面部（例えばｎチャネルＭＩＳＦＥＴが
形成されるべき領域）にはｐ型ウェル領域が形成されて
いる。

なお、半導体チップが、例えばｎ型半導体基板で構成さ
れる場合には、ｎ型ウェル領域方式（ｎ型半導体基板に
ｎ型ウェル領域が形成される）又はツインウェル方式（
半導体基板にｎ型ウェル領域及びｐ型ウェル領域が形成
される）を採用する。

半導体チップの周辺の各辺に沿った領域には、外部端子
（ポンディングパッド）Ｐが配置されている、つまり、
半導体チップの４辺、全てに外部端子Ｐが配置されてい
る。

外部端子Ｐ−Ａ０〜Ｐ−Ａ１．は、ＳＲＡＭの外部から
アドレス信号Ａ０〜人、、が、それぞれ印加されるポン
ディングパッドであり、外部端子Ｐ−Ｃ８は、ＳＲＡＭ
の外部からチップセレクト信号Ｃ８が印加されるポンデ
ィングパッドである。外部端子Ｐ−ＯＥは、ＳＲＡＭの
外部からアウトプットイネーブル信号ＯＥが印加される
ポンディングパッドであり、外部端子Ｐ−ＷＥはＳＲＡ
Ｍの外部からライトイネープＡ／信号ＷＥが印加される
ポンディングパッドである。外部端子Ｐ−Ｉ１０゜〜Ｐ
−Ｉ１０４は入出力データ信号Ｉ１０．〜工１０４が印
加されるポンディングパッドである。すなわち、外部端
子Ｐ−Ｉ１０．〜Ｐ−Ｉ１０４には、ＳＲＡＭの外部か
ら、このＳＲＡＭに供給されるべきデータ信号が印加さ
れる。また、ＳＲＡＭからデータを読み出す場合には、
ＳＲＡＭの内部回路から上記外部端子Ｐ−Ｉ１０１−Ｐ
−Ｉ１０．ヘデータ信号が印加される。つまり、これら
の外部端子Ｐ−Ｉ１０．〜Ｐ−Ｉ１０４は入力信号、出
力信号に対して共通に使用される。外部端子ｐ−ｖｃｃ
ｘ　。

Ｐ−ｖｃｃｚは、ＳＲＡＭの外部から電源電圧例えば回
路の動作電位５〔ｖ〕が印加されるポンディングパッド
であり、外部端子Ｐ−Ｖｓｓ１＊　Ｐ−Ｖｓｓ＊は、Ｓ
ＲＡＭの外部から基準電圧例えば回路の接地電位０〔■
〕が印加されるポンディングパッドである。

外部端子Ｐ−Ａ０〜Ｐ−Ａ、、は、第１図に示されてい
るように、半導体チップの対向する上下の長辺、右側の
短辺の夫々に沿って配置されている。

外部端子Ｐ−Ｃ８、外部端子Ｐ−ＯＥ、外部端子Ｐ−Ｗ
Ｅの夫々は、左側の短辺に沿って配置されている。外部
端子Ｐ−Ｉ１０．〜Ｐ　−Ｉ　１０．は、下側の長辺及
び左側の短辺に沿って配置されている。

外部端子Ｐ−Ｖｃｃ１＋　Ｐ−Ｖｃｃ＊は右側の短辺に
沿って配置されている。外部端子Ｐ−ＶＣＣＩは内部回
路用、外部端子Ｐ　−ｖｃｃｚは出力バッファ回路用で
ある。すなわち、外部端子Ｐ−ＶＣＣＩは、図示されて
いない電源配線を介して、センスアンプ等の内部回路に
結合され、これらの内部回路に電源電圧を供給する。こ
れに対して、上記外部端子Ｐ　−ｖｃｃｚは、図示され
ていない電源配線を介してデータ出力バッファＤｏＢｎ
（ｎ＝１〜４）に結合され、これらに電源電圧を供給す
る。これにより、データ出力バッファが動作することに
より生じる電源電圧の変動が内部回路に伝わるのを減ら
すことが可能となる。これらの外部端子Ｐ−ＶＣＣＩ及
びＰ　−ＶＣＣ２は１つの電源′電圧用のインナーリー
ドに新開ダブルボンディングによって接続されている。

同様に、外部端子Ｐ　　Ｖ８８１　＊　Ｐ−ｖ　ｓ　ｓ
　ｘは左側の短辺に沿って配置されている。外部端子Ｐ
　−Ｖ３Ｓｉは内部回路用、外部端子Ｐ−ｖ８８２は出
力バッファ回路用である。すなわち、外部端子Ｐ−ｖｓ
ｓｔは、図示されていない電源配線を介して、センスア
ンプ等の内部回路に結合され、外部端子ｐ　−ｖａｓｔ
は同じく図示されていない電源配線を介してデータ出力
バッファＤｏＢに結合されている。これにより、内部回
路に対しては、外部端子Ｐ−ＶＢＢｌから基準電圧が供
給され、データ出カバソファに対しては、外部端子Ｐ−
ＶＢ８２から基準電圧が供給されろ。これらの外部端子
Ｐ　　Ｖｓｓｔ及びＰ　−Ｖｓｓｚは基準電圧用インナ
ーリードにダブルボンディングによって接続されている
。

半導体チップの中央部にはメモリセルアレイＭＡＲＹが
配置されている。このメモリセルアレイＭＡＲＹは、第
１図に示されているように、同図の左側から右側に長辺
に沿って（以下、列方向という少メモリセルアレイＭＡ
ＲＹＯ−ＭＡＲＹ３１のように３２分割されている。メ
モリセルアレイＭ　Ａ　ＲＹの配列方向（実質的にワー
ド房の延在方向）にはメモリセルが２０４８＆ｌ配置さ
れている。

分割された個々のメモリセルアレイＭＡＲＹにおいては
、列方向に６４個（２０４８個÷３２分割＝６４個）の
メモリセルが配置されている。基本的には１本のワード
線で選択可能な最適なメモリセル数は１２８個程度であ
るが、安全性を高めるために、本実施例では半分の６４
個としている。

メモリセルアレイＭＡＲＹの詳細を第２図（第１図の■
部分の拡大レイアウト図）及び第３図（第２図の■部分
の拡大レイアウト図）に示す。

第２図及び第３図に示すように、分割された個々のメモ
リセルアレイＭＡＲＹＯ−ＭＡＲＹ３　］は、本実施例
のＳＲＡＭが２５６　（Ｋｂｉｔ）　Ｘ　４　（ｂｉｔ
Ｊ構成を採用するので、さらに列方向に４分割されてい
る。つまり、分割された個々のメモリセルアレイＭＡＲ
Ｙ　（例えばＭＡＲＹＯ）は４個の単位メモリセルアレ
イＭＡＲＹ　（ＭＡＲＹＯ，〜ＭＡＲＹＯ，）で構成さ
れている。単位メモリセルアレイＭＡＲＹ　（例えばＭ
ＡＲＹ　Ｏ＋　）においては、列方向に１６個（６４個
÷４分割＝１６個）のメモリセルが配置されている。

分割された個々のメモリセルアレイＭＡＲＹＯ〜ＭＡＲ
Ｙ３１上には、列方向にサブワード線ＳＷＬが延在する
ように構成されている。サブワード１ＩｉｓＷＬは行方
向に５１２本配動きれ、４本のサブワード＠ＳＷＬに対
して１本のメインワード線ＭＷＬが設けられている。す
なわち４本のサブワード線ＳＷＬが１組とみなされ、こ
の１組が１本のメインワード線ＭＷＬで選択できるよう
に構成されている。したがって、メインワード線ＭＷＬ
は、後述するロウデコーダ回路Ｒ−ＤＣの片側において
、行方向に１２８本配動きれている。

個々の単位メモリセルアレイＭＡＲＹｎｍ（ｎ＝０〜３
１．ｍ＝１〜４、以下同じ）上には行方向に相補型デー
タ線ＤＬ　（ｄ＋　、ｄｔ）が延在するように構成され
ている。単位メモリセルアレイＭＡＲＹｎｍには、サブ
ワード線ＳＷＬの延在方向に１６個のメモリセルが配置
されているので、１６組の相補型データ線ＤＬが列方向
に配列されている。

分割されたメモリセルアレイＭＡＲＹｎ（ｎ＝０〜３１
、以下同じ）のうちの第１６分割目のメモリセルアレイ
ＭＡＲＹ１５と第１７分割目のメモリセルアレイＭＡＲ
Ｙ１６との間にはロウデコーダ回路（Ｘデコーダ回路）
Ｒ−ＤＣが配置されている。ロウデコーダ回路Ｒ−ＤＣ
は、分割されたメモリセルアレイＭＡＲＹＯ〜ＭＡＲＹ
１５上、分割されたメモリセルアレイＭＡＲＹ１６〜Ｍ
ＡＲＹ３１上を夫々延在する前記メインワード線ＭＷＬ
に接続され、それを選択するように構成されている。す
なわち、ロウデコーダ回路Ｒ−ＤＣは、それに結合され
た２５６本（１２８本Ｘ２）のメイｙ　ｒｙ　−）”Ａ
ＩＭＷ　Ｌのなかから、アドレス信号によって指示され
た２本のメインワード線ＭＷＬを選択し、残りのメイン
ワード線を非選択状態にする。この場合、１２８本のメ
インワード線から１本のメインワード線が選択され、合
計として２本のメインワード線ＭＷＬが選択される。本
実施例において、上記ロウデコーダ回路Ｒ−ＤＣには、
複数のプリデコーダ回路によって予じめプリデコードさ
れたアドレス信号、すなわちプリデコードによって得ら
れた選択信号が供給され、これにより、所望の２本のメ
インワード＃ＭＷＬの選択が行なわれる。第１図には、
アドレス信号Ａ、とＡ、とをプリデコードするプリデコ
ーダ回路と、アドレス信号Ａ、とＡ、とをプリデコード
するブリデコーダ回路とがＰＤとして例示されている。

プリデコーダ回路ＰＤには、アドレスバッファ回路を介
してアドレス信号が供給される。第１図には、４個のア
ドレスバッファ回路ＡＤ６〜ＡＤ。

が例示されている。プリデコーダ回路ＰＤによって得ら
れた選択信号（プリデコード信号）は、第１図上に例示
された信号線Ａｄｌを介して上記ロウデコーダ回路Ｒ−
Ｄ　Ｃに供給される。

ロウデコーダ回路Ｒ−ＤＣがチップのほぼ中央に配置さ
れているため、プリデコーダ回路ＰＤからロウデコーダ
回路に選択信号を伝える信号線の長さをほぼ同じにする
ことができ、ＳＲＡＭの動作速度の向上を図ることがで
きる。

分割された個々のメモリセルアレイＭＡＲＹｎの右側部
又は左側部、つまり分割メモリセルアレイＭ　Ａ　ＲＹ
　ｎ間にはワードドライバ回路ＷＤＤＲが設けられてい
る。ワードドライバ回路ＷＤＤＲは分割された個々のメ
モリセルアレイＭＡＲＹｎ毎に配置されているので、ワ
ードドライバ回路ＷＤＤＲＯ〜ワードドライバ回路ＷＤ
ＤＲ３１まで３２個配置されている。各ワードドライバ
回路ＷＤＤＲｎ　（ｎ＝ｏ　〜３１、以下同じ）は、メ
インワード線ＭＷＬを介してロウデコーダ回路Ｒ−ＤＣ
に接続されている。各ワードドライバ回路ＷＤＤＲｎに
は、第３図及び第４図（Ａ）（ＳＲＡＭの要部の等価回
路図）に示すように、複数のサブワード線ＳＷＬが接続
され、この複数のサブワード線から所望のサブワード線
を選択するように構成されている。つまり、このＳＲＡ
Ｍはデバイデッドワードライン方式を採用している。

第１図及び第４１囚に示すように、分割された個々のメ
モリセルアレイＭ　Ａ　ＲＹ　ｎの上側端部には、デー
タ線の負荷回路（ロード回路）ＬＤが配置されている。

ロード回路ＬＤは、分割メモリセルアレイＭＡＲＹｎの
りに対応して設けられる。

そのため、本実施例においては、３２個のロード回路Ｌ
ＤＯ−ＬＤ３１が配置されている。各ロード回路ＬＤｎ
　（ｎ＝０〜３１、以下同じ）は、相補型データ線ＤＬ
を所定のレベル（例えばハイレベル）にし、メモリセル
からの情報の胱出し動作時、或はメモリセルへの情報の
書込み動作時に、相補型データ線ＤＬの電位をメモリセ
ルからの情報に従った電位、あるいはメモリセルへの情
報に従った電位にするように構成されている。ロード回
路Ｌ　Ｄ’　ｎは、基本的には、相補型データｉＤＬの
データ線ｄ、、ｄ、毎にソース領域が接続されたｎチャ
ネルＭＩＳＦＥＴで構成されている。このｎチャネルＭ
ＩＳＦＥＴのドレイン領域には、電源配線を介して電源
電位ＶＣＣが供給される。

第１図乃至第４１囚に示すように、分割された個々のメ
モリセルアレイＭＡＲＹｎの下側端部には、カラムスイ
ッチＣ８Ｗ、カラムデコーダ回路ＣＤＣの夫々が配置さ
れている。

カラムスイッチＣ８Ｗは、分割メモリセルアレイＭ　Ａ
　ＲＹ　ｎに対応してカラムスイッチｃｓｗ。

〜Ｃ３Ｗ３１までの３２個が配置されている。各カラム
スイッチＣ３Ｗｎ　（ｎ＝０〜３１）は、第３図に示さ
れているように、それぞれ４個の単位カラムスイッチＣ
８Ｗｎｍ（ｎ＝ｏ〜３１　、ｍ＝１〜４）によって構成
されており、単位カラムスイッチＣ８Ｗｎｍは、前述し
た単位メモリセルアレイＭ　Ａ　ＲＹ　ｎ　ｍに対応し
ている。また、単位カラムスイッチＣ８Ｗｎｍは、単位
メモリセルアレイＭＡＲＹｎ１ｙｌが１６組の相補型デ
ータ線を有するため、これに応じて１６個のカラムスイ
ッチ回路Ｃ８Ｗによって構成されている。各カラムスイ
ッチ回路Ｃ８Ｗは、第４１囚に示されているように、相
補型データｉＤＬのデータ線ｄ＋、ｄｔ毎に１個配置さ
れたスイッチを有している。すなわち、１組の相補型デ
ータｉ！１ｌｉｌＤＬに２個（１組）配置されたスイッ
チを有している。本実施例において、各スイッチはｐチ
ャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴとに
よって構成されている。すなわち、カラムスイッチ回路
Ｃ８Ｗは、夫々のソース領域、ドレイン領域が互いに接
続された、ｎテヤネ＃Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ！　
（或はＱ、）及びｐチャネルＭＩＳＦＥＴＱ＋（或はＱ
４）からなるＣＭＯ８のトランスミッシ璽ンゲート回路
で構成されている。

カラムスイッチＣ８Ｗは、カラムデコーダ回路ＣＤＣか
らの選択信号に従って、選択的に相補型データ線をコモ
ンデータ線Ｉ１０．〜Ｉ１０．に結合する。カラムデコ
ーダ回路ＣＤＣは、分割メモリセルアレイＭＡＲＹＯ−
ＭＡＲＹ３１に対応して、実質的に３２個のデコーダＣ
ＤＣ０〜ＣＤＣ３１によって構成されているとみなすこ
とができる。さらに、各デコーダＣＤＣｎ　（ｎ　＝Ｏ
〜３１）は、単位メモリセルブロックに応じて４個の単
位カラムデコーダＣＤＣｎｍ（ｎ＝ｏ〜３１　、ｍ＝１
〜４）によって構成されて一゛・るとみなすことができ
る。上述した各単位カラムデコーダＣＤ　Ｃｎ　ｒｎの
それぞれは、実質的に複数のデコーダ回路（論理回路）
によって構成されているとみなすことができる。本実施
例においては、２個のカラムスイッチ回路に対して１個
のデコーダ回路が設けられている。そのため、１個の単
位カラムデコーダ回路ＣＤＣｎｍは、第３図に示されて
いるように８個のデコーダ回路によって構成されている
。第４１囚に示されているように、カラムスイッチ回路
は対応するデコーダ回路からの選択信号ＹＳＬ。

ＹＳＬで制御される。選択信号ＹＳＬは、カラムスイッ
チ回路Ｃ８ＷのｎチャネルＭＩ　５ＦＥＴを制御するた
めの選択信号であり、選択信号ＹＳＬは、カラムスイッ
チ回路Ｃ８ＷのｐチャネルＭＩＳＦＥＴを制御するため
の選択信号である。

前述したようにカラムデコーダ回路ＣＤＣは、分割メモ
リセルアレイに対応して配置された３２個のカラムデコ
ーダ回路ＣＤＣ０−ＣＤＣ３１によって構成されている
（第１図参照〕。また、カラムデコーダ回路ＣＤＣにお
いて、各デコーダ回路は、２組の相補型データ―ＤＬを
実質的に同時に選択、つまり４個（２組のカラムスイッ
チ回路Ｃ５Ｗ）のスイッチを制御するようにされている
（第４図＜Ａ）＃照〕。

前記カラムスイッチ回路Ｃ８Ｗは、相補型データｍＤＬ
と相補型コモンデータ１Ｉ１０とな接続するように構成
されている。コモンデータｉ％１ｉｌＩ１０は、本実施
例のＳＲＡＭが４　（ｂｉｔｌ構成なので、４組の相補
コモンデータ線Ｉ１０．〜工１０４によって形成されて
いる。つまり、カラムスイッチ回路Ｃ８Ｗは、相補型デ
ータ線ＤＬに伝達されたメモリセルの情報を相補コモン
データ線１１０に転送するように構成されている。相補
コモンデータ１１Ｍｌ１０は、２個の単位メモリセルア
レイＭＡＲＹｎｍに対応する長さで単位カラムスイッチ
Ｃ８Ｗ　ｎ　ｍ上を列方向に延在し、単位メモリセルア
レイＭＡＲＹｎｍ間から行方向に引き出され、センスア
ンプＳＡに接続されている（第２図、第３図参照）。

前記センスアンプＳＡは、第１図乃至第４１囚に示すよ
うに、メモリセルアレイＭＡＲＹの下側端部にカラムス
イッチＣ８Ｗ及びカラムデコーダ回路ＣＤＣを介在させ
て配置されている。第２図かられかるように、各相補コ
モンデータ線は、４個の単位メモリセルアレイＭＡＲＹ
ｎｍに対して共通にされている。そのため、センスアン
プの数は、単位メモリセルアレイの半分となる。これら
のセンスアンプＳＡは、列方向に６４個配置されている
。センスアンプ５Ａ−１にはコモンデータａＸ１０＋が
接続されている。センスアンプ５Ａ−２にはコモンデー
タ線Ｉ　１０．が接続されている。センスアンプ５Ａ−
３にはコモンデータ＋１８！ｌ１０３が接続されている
。センスアンプ５Ａ−４にはコモンデータ＠　Ｉ　１０
．が接続されている。

本実施例においては、読出し動作のとき、６４個のセン
スアンプＳＡのうち４個のセンスアンプ５Ａ−１〜５Ａ
−４がアドレス信号によって指示され、動作状態にされ
、残りの６０１ｆｉのセンスアンプは非動作状態にされ
る。これにより、動作状態とされたセンスアンプＳＡは
、コモンデータ１Ｉ１０で伝達されるメモリセルの情報
を増幅し、これを出力信号１ＩＢＤＢｕｓを介してデー
タ出力バッファＤｏＢに供給する。本実施例においては
、ロウデコーダ回路Ｒ−ＤＣによって２本のメインワー
ド線が選択され、ワードドライバ回路Ｗ　Ｄ　Ｄ　Ｒｎ
を介してこれらのメインワード＠ＭＷＬに結合された複
数のサブワード線のなかから１本のサブワード線が、ワ
ードドライバ回路ＷＤＤＲｎによって選択される。その
ため、続出し動作あるいは書込み動作のときには、１個
の分割メモリセルアレイＭ　Ａ　ＲＹ　ｎ内の選択され
たサブワード線に結合されたメモリセルが同時に選択さ
れる。そのため、動作される４個のセンスアンプは、上
記１個の分割メモリセルアレイＭＡＲＹｎに結合された
センスアンプ５Ａ−１〜５Ａ−４となる。

前記コモンデータ線Ｉ１０は、前述のように互いに隣接
する２つの単位メモリセルアレイＭＡＲＹｎｍに対して
共通に形成されている（２つの単位メモリセルアレイＭ
ＡＲＹｎに対応する長さで形成されている）。この相補
コモンデータ線Ｉ１０は、第２図に示されているように
、内側から外側に回って相補コモンデータａＩ１０＋　
、Ｉ１０！。

Ｉｌｏ、、Ｉｌｏ、の順に配置されている。これにより
、例えば相補コモンデータ線工１０１には、カラムスイ
ッチを介し″Ｃ＊位メモリセルアレイＭＡＲＹＩ、、Ｍ
ＡＲＹＩ、、ＭＡＲＹＯ，、ＭＡＲＹＯ，のうちのいず
れ１個の単位メモリセルアレイにおける相補型データ線
が結合される。また相補コモンデータ線Ｉ　１０．にも
、カラムスイッチを介して単位メモリセルアレイＭＡＲ
Ｙ１．。

ＭＡＲＹＩ、、ＭＡＲＹＯ，、ＭＡＲＹＯ，のうちのい
ずれかの単位メモリセルアレイにおける相補型データ線
が結合される。この場合、第３図。

第４図（８）に示されているように、コモンデータ線Ｉ
１０．．Ｉ１０．は、互いに異なるカラムスイッチを介
して互いに異なる（互いに近接した）相補データ線に結
合されているため、同じ相補型データ線が相補コモンデ
ータ線Ｉ１０＋　−ｌ１０ｘに結合されることは無い。

本実施例においては、特に制限されないが、内側のコモ
ンデータＩ％ｌ　Ｉ　／　ｏ　ｔ　と外側のコモンデー
タ線工１０４とは、互いに配線長が実質的に等しくされ
ている。つまり、相補コモンデータ１Ｉ１０のそれぞれ
において、寄生容量及び寄生抵抗は、互いに等しくなる
ようにされている。もちろん、相補コモンデータＭＩ１
０．〜ｌ１０４のそれぞれの配線長を変えて、それぞれ
の寄生容量、寄生抵抗の値が変わるようにしてもよい。

これによりデータ出力バッファの動作タイミングを互い
に異ならせてノイズの発生を減らすようにしてもよい。

本実施例のＳＲＡＭは、前述のように４ビット単位で入
出力が行なわれるのであるが、１個の単位メモリセルア
レイＭＡＲＹｎｍから選択されたメモリセルに対して４
ビツトのデータの入出力が行なわれるのでは無いことに
注意さねたい。すなわち、本実施例においては、１個の
単位メモリセルアレイＭＡＲＹｎｍから２ビツトが選択
され、この単位メモリセルアレイＭＡＲＹｎｍと同じ分
割メモリセルアレイＭ　Ａ　ＲＹ　ｎ内にある他の単位
メモリセルアレイＭ　Ａ　ＲＹ　ｎ　ｍから２ビツトが
選択され、これらの４ビツトに対してデータの入出力が
行なわれる。例えば、第３図において、単位メモリセル
アレイＭ　Ａ　ＲＹ　Ｏｔから２ビツト　（工１０＋、
ｌ１０ｘ）が選択され、この単位メモリセルアレイＭＡ
ＲＹＯ，とは近接しない単位メモリセルアレイＭＡＲＹ
Ｏ４から２ビツト（Ｉｌｏ、。

ｌ１０４）が選択されて、これらの４ビツト（Ｉ１０１
〜ｌ１０４）に対してデータの入出力が行なわれる。こ
れにより、カラムデコーダ回路ＣＤＣｔｔ構成する各デ
コーダ回路が、相補型データ線の延在方向に大きく（長
く）なるのを防ぎ、チップの短辺が大きくなるのを防ぐ
ことが可能となる。

前記センスアンプＳＡは、出力信号線（データバス）Ｄ
Ｂｕｓを介在させてデータ出力用バッファ回路ＤｏＢに
接続されている。データ出力用バッファ回路は、第１図
の左側短辺に配置されたデータ出力バッファ回路ＤｏＢ
１、下側長辺に配置されたデータ出力バッファ回路Ｄｏ
Ｂ２〜ＤｏＢ。

の４個で構成されている。データ出力バッファ回路Ｄｏ
Ｂ、には出力信号線ＤＢｕｓｌを介在させてセンスアン
プ５Ａ−１が接続されている。データ出力バッファ回路
ＤＯＢ２には出力信号線ＤＢｕｓ２を介在させてセンス
アンプ５Ａ−２が接続すしている。データ出力バッファ
回路ＤｏＢ１には出力信号１ＤＢｕｓ３を介在させてセ
ンスアンプ５Ａ−３が接続されている。データ出力バッ
ファ回路Ｄ　ｏ　Ｂ　ａには出力信号線ＤＢｕｓ４を介
在させてセンスアンプ５Ａ−４が接続されている。

出力信号線ＤＢｕｓは、内側から外側に向っ【出力信号
線ＤＢｕｓｌ　、ＤＢｕｓ２．ＤＢｕｓ３　。

ＤＢｕｓ４の順に配置されている。結果的に、内側の出
力信号線ＤＢｕｓｌは、外側の出力信号線ＤＢｕｓ４に
比べて配線長が短くなる。つまり、出力信号線ＤＢｕｓ
の寄生容量及び寄生抵抗は、内側から外側に向って大き
くなるように構成されている。

出力信号線ＤＢｕｓはメモリセルの情報を出力する出力
トランジスタを駆動するように構成されている。第４図
（Ｂ）には、上記データ出力バッファＤｏＢの一実施例
が示されている。同図には、データ出力バッファＤｏＢ
１が代表として示されている。他のデータ出力バッファ
ＤｏＢ２〜ＤｏＢ４については、データ出力バッファＤ
ｏＢ１と同様な構成にされているため、図示しない。デ
ータ出力バッファＤｏｌｌは、出力信号線ＤＢｕｓｌを
介して相補的な信号が供給される増幅段ＡＰと、増幅段
ＡＰによって増幅された相補信号を受けるナンドゲー）
　（ＮＡＮＤ）ＮＯＩ　、ＮＯ２と、インバータＩＶＯ
Ｉ　、ｌＶＯ２及び出力トランジスタＱｏ　１　　＝　
Ｑｏ　２　とによって構成されている。上記出力トラン
ジスタＱＯ１１ＱＯ２は、電源配線ＶＣＣとＶＯ３との
間に直列に接続されており、制御信号ＯＣがハイレベル
にさねているとき、出力信号線ＤＢｕｓ　１を介してデ
ータ出力バッファに供給された相補信号に従って、オン
・オフ状態にされる。これにより出力信号線ＤＢｕｓ　
１の信号に従った情報がポンディングパッドＰ−Ｉ１０
゜を介して出力される。上記制御信号ＯＣがロウレベル
にされると、上記出力トランジスタＱ。１゜ＱＯ２はと
もにオフ状態にされる。これにより、ポンディングパッ
ドＰ−Ｉ１０．に外部から供給された入力データを図示
しないデータ人力バッファに伝女ることか可能となる。

上記制御信号ＯＣは、ＳＲＡＭの外部から供給される制
御信号ＷＥ。

ＯＥ、Ｃ８にもとづいて、図示されていないタイミング
信号発生回路が形成する。

第３図に示すように、前記単位メモリセルアレイＭ　Ａ
　ＲＹ　ｎ　ｍ間には、前記相補コモンデータ線Ｉ１０
を引き出すために若干のスペースが形成されている。こ
のスペースを利用して、単位メモリセルアレイＭ　Ａ　
ＲＹ　ｎ　ｍとカラムスイッチＣ８Ｗとの間に列方向に
延在する基準電位配線Ｖ８８から１字型に基準電位配線
Ｖ８８を引き出し、この引き出された基準電位配線Ｖｓ
ｓ　とｐ型ウェル領域とを接続（接続部は簡略化して・
印で示す：所謂ウェルコント）している。単位メモリセ
ルアレイＭ　Ａ　ＲＹ’はｐ型ウェル領域内に形成され
ており、基準電位配線Ｖ８８　との接続はｐ型ウェル領
域の電位を安定に保持−ｒることかできる。つまり、本
実施例のＳＲＡＭは、メモリセルの情報書込み動作数は
情報続出し動作の誤動作を防止したり、或はＣＭＯ８特
有のラッチアップ現象を防止することができる。

前記単位メモリセルアレイＭ　Ａ　ＲＹ　ｎ　ｍに配列
されたメモリセルは、第４１囚に示すように、１組の相
補型データ線ＤＬと１本のサブワード線ＳＷＬとの交差
部分に構成されている。メモリセルは、情報を保持する
フリップフロップ回路と、その一対の入出力端子の夫々
に一方の半導体領域が接続された転送用Ｍ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　ｔ　＋及びＱｔｔとで構成されている。

転送用ＭＩＳＦＥＴＱｔはｎチャネルＭＩＳＦＥＴで構
成されている。転送用ＭＩＳＦＥＴＱｔの夫々のゲート
電極は、同一のサブワード線ｓｗＬに接続されている。

転送用ＭＩＳＦＥＴＱｔの他方の半導体領域は、相補型
データ線ＤＬのデータ線ｄ１或はｄ、に接続されてい７
）。

フリップフロップ回路は、２個の駆動用ＭＩＳＦ　Ｅ　
Ｔ　Ｑ　ｄ　＋　及びＱ　ｄ　ｔ　と、２個の高抵抗負
荷素子Ｒ７及びＲ１とで構成されている。駆動用ＭＩＳ
ＦＥＴＱｄはｎチャネｙＭＩｓＦＥＴで構成されている
。高抵抗負荷素子Ｒは、メモリセルの占有面積を縮小す
るために、抵抗値を低減する不純物が導入されていない
か、或は若干導入された多結晶珪素膜で構成されている
。なお、上記高抵抗負荷素子Ｒに代えて、ｐチャネルＭ
ＩＳＦＥＴでメモリセルを構成してもよい。前記駆動用
ＭＩＳＦＥＴＱｄのソース領域は基Ｓ電位ＶＳＳに接続
されている。駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄの
ドレイン領域は転送用ＭＩＳＦＥＴＱｔ及び高抵抗負荷
素子Ｒの一端側に接続されている。高抵抗負荷素子Ｒの
他端側は電源電位ＶＣＣに接続されている。

このように構成されるＳＲＡＭのメモリセルの具体的な
構成を第５図（メモリセルの平面図）及び第６図（所定
の製造工程におけるメモリセルの平面図）で示す。

第５図及び第６図に示すように、ＳＲＡＭのメモリセル
は、ｎ−型の半導体基板１の主面部に形成されたｐ−型
ウェル領域２の主面に構成されている。メモリセルの各
素子（ＭＩＳＩ”ＥＴ）は、ウェル領域２の主面上に形
成されたフィールド絶縁膜（酸化珪素膜）３に囲まれ、
その領域を規定されている。フィールド絶縁膜３下のウ
ェル領域２の主面部には、図示していないが、ｐ型のチ
ャネルストッパ領域が構成されている。

メモリセルの転送用ＭＩＳＦＥＴＱｔは、主に、ウェル
領域２、ゲート絶縁膜（図示しない）、ゲート電極５、
ソース領域又はドレイン領域である一対のｎ＋型半導体
領域６で構成されている。

転送用ＭＩＳＦＥＴＱｔのウェル領域２は、チャネル形
成領域とし℃使用される。

ゲート絶縁膜は、ウェル領域２の主面を酸化して形成し
た酸化珪素膜を用いろ。

ゲート電極５は、多結晶珪素膜上に高融点金属シリサイ
ド（ＭｏＳ　ｉｌ　、　ＴｉＳ　ｉｌ　、　ＴａＳ　ｉ
ｌ　、　ＷＳｉｌ　）膜を形成した複合膜で構成されて
いる。また、ゲート電極５は、多結晶珪素膜、高融点金
属シリサイド膜若しくは高融点金属（Ｍｏ、Ｔｉ、Ｔａ
、Ｗ）膜の単層、或は多結晶珪素膜上に高融点金属膜を
形成した複合膜で構成してもよい。転送用ＭＩＳＦＥＴ
Ｑｔのゲート電極５は、列方向に配列された他の転送用
ＭＩ　５ＦＥＴＱｔのゲート電極５と一体に構成されて
おり、サブワード線（ＳＷＬ）５を構成するようになっ
ている。ゲート電極５及びサブワード縁５ＷＬ５は第１
層目のゲート配線形成工程で形成されている。なお、第
５図、第６図及び後述する第７図において、第１層目の
ゲート配線及び第２層目のゲート配線は図面の理解を助
けるために点模様を付けている。

半導体領域６は、フィールド絶縁膜３で規定された領域
であって、ゲート電極５の両側部のウェル領域２の主面
部に構成されている。半導体領域６は、ｎ型不純物（Ａ
　ｓ　）をイオン打込みで導入することで形成する。詳
細に図示していないが、半導体領域６は、チャネル形成
領域側が低不純物濃度で構成されている。この半導体領
域６の低不純物濃度部分は、亮不純物濃度の半導体領域
６と同様にｎ型不純物（Ｐ）をイオン打込みで導入する
ことで形成する。この低不純物濃度の半導体領域は、所
謂Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａ
ｉｎ）構造の転送用ＭＩＳＦＥＴＱｔを構成する。

メモリセルの駆動用ＭＩ　５ＦＥＴＱｄは、転送用ＭＩ
ＳＦＥＴＱｔと同様に、主に、ウェル領域２、ゲート絶
縁膜、ゲート電極５、ソース領域又はドレイン領域であ
る一対のｎ＋型半導体領域６で構成されている。

駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　Ｉのゲート電
極５の一端部、駆動用ＭＩ　５ＦＥＴＱｄ、のゲート電
極５の両端部の夫々は、ゲート絶縁膜に形成された接続
孔４を通して所定の半導体領域６に直接接続されている
。

メモリセルの高抵抗負荷素子（Ｒ）８は、ゲート電極５
上に層間絶縁膜（図示しない）を介在させて延在してい
る。高抵抗負荷素子（Ｒ＋）ｓは、転送用ＭＩＳＦＥＴ
Ｑｄ、のゲート電極５上に配置されている。高抵抗負荷
素子（ｕｔ）８は、転送用ＭＩＳＦＥＴＱａ、のゲート
電極５上に配置されている。高抵抗負荷素子８は、前記
層間絶縁膜に形成された接続孔７を通して、所定のゲー
ト電極５及び半導体領域６に接続されている。高抵抗負
荷素子８は抵抗値を低減する不純物（Ａｓ、Ｐ又はＢ）
を導入していないか、或は若干導入された多結晶珪素膜
で構成されている。不純物が導入されていないか、或は
若干導入されている領域は、第５図に符号Ｒを付けて２
点鎖線で囲まれた領域内である。

高抵抗負荷素子８には、電源配−（Ｖｃｃ）　８が一体
に構成されている。この電源配憑８は前記不純物が導入
されている。

高抵抗負荷素子８及び′亀源配廟８は、第２層目のゲー
ト配線形成工程で形成されている。

高抵抗負荷素子８及び電源配線８上には眉間絶縁膜（図
示し、ない）を介在させて、メインワード線（ＭＷＬ）
１０、基準電圧配線（Ｖｓｇ）　　１０及び中間導電層
１０が構成されている。

基準電圧配線１０は、前記層間絶縁膜に形成された接続
孔９を通して駆動用ＭＩＳＦＥＴＱｄのンース領域であ
る半導体領域６に接続されている。

中間導電層１０は、接続孔９を通して転送用ＭＩＳＦＥ
ＴＱｔの他方の半導体領域６に接続されている。中間導
電層１０は、この上層に形成される相補型データ線ＤＬ
の段差形状に起因する断線を防止するように構成されて
いる。

メインワード−１Ｏは、基準電圧配線１０と中間導電層
１０との間部に両者間のスペースな利用して列方向に延
在させて構成されている。

メインワード線１０、基準電圧配線１０及び中間導電／
！１０は、第１層目の配線形成工程、例えばアルミニウ
ム膜或は所定の添加物（Ｃｕ又は及びＳｉ）が含有され
たアルミニウム膜で形成されている。

このメインワード線１０、基準電圧配線１０及び中間導
電層１０上には、眉間絶縁膜（図示しない）を介在させ
て相補型データ線（ＤＬ：ｄ、。

ｄ、）１２が行方向に延在している。相補型データ線１
２の個々のデータ線ｄ、、ｄ、は、前記層間絶縁膜に形
成された接続孔１１を通して一旦中間導電層１０に接続
され、この中間導電層１０を通して転送用ＭＩＳＦＥＴ
Ｑｔの他方の半導体領域６に接続されている。相補型デ
ータ線１２は、第２層目の配線形成工程で形成され、例
えば前述と同様のアルミニウム膜で形成する。

次に、ＳＲＡＭのカラムスイッチＣ８Ｗの具体的な構成
を第７図（カラムスイッチの要部平面図）及び前記第４
１囚を用いて簡単に説明する。第７図は、前記第５図及
び第６図に比較して若干縮小しである。さらに、第７図
の左側の２組の相補型データ線に相当する領域は第１７
−目配線ｔｅ１ａ及び第２層目配線ＲＡ１２を表してお
り、右側の２組の相補型データ線に相当する領域は、第
２層目配線層１２だけを除去して表している。

第７図に示すように、上側に示す相補型データ線ＤＬは
、ウェル領域２の供電用の基準電圧配線（Ｖｓｓ）　１
２と交差し、カラムスイッチＣ８Ｗに接続されている。

カラムスイッチｃｓｗは、上側から下側に向って４個の
ｐチャネルＭＩＳＦＥＴＱ９．Ｑ−、Ｑａ　、Ｑ−及び
４個のｎ　ｆ　ヤネルＭＩ　５ＦＥＴＱ！　、Ｑｓ　、
Ｑｔ　、Ｑｓが配置されている。上側の２個のｐチャネ
ルＭＩＳＦＥＴＱＩ　。

Ｑ４及び上側の２個のｎチャネ゛ルＭ　Ｉ　Ｓ　Ｆ　Ｂ
　Ｔ　Ｑｌ−Ｑｓは相補型データｗｌＤＬとコモンデー
タ１Ｉ１０Ｉ又はｌ１０ｓと接続するためのカラムスイ
ッチＣ８Ｗを構成する。下側の２個のｐチャネルＭＩ　
５ＦＥＴＱ＋　−Ｑ４及び下側の２個のｎチャネルＭＩ
ＳＦＥＴＱ＊　、Ｑｓは相補型データｉＤＬとコモンデ
ータ１Ｉ１０．又はｌ１０４と接続するためのカラムス
イッチＣ８Ｗを構成する。

カラムスイッチＣ８Ｗの前記合計８個のＭＩＳＦＥＴＱ
Ｉ−Ｑ４−　Ｑｌ、Ｑａ、Ｑｔ、Ｑｓ、Ｑｔ。

Ｑ、の夫々のゲート電極の延在する方向は、相補型デー
タＲＤＬの延在する方向（行方向）と直交するように配
置されている。このように配置されるカラムスイッチＣ
８ＷのＭＩＳＦＥＴは、データ線ｄｌｐｄ＊間隔とは独
立にＭＩＳＦＥＴのサイズ、ＭＩＳＦＥＴ数を設定する
ことができる。

本実施例では、前述のように、２組の相補型データ線（
ｄｔ　、ｄｔ　−ｄｔ　、ｄｔ）ＤＬの間隔内に規定さ
れて４個（２組１合計８個のＭＩＳＦＥＴ）のカラムス
イッチＣ８Ｗを配置している。そして、この４個のカラ
ムスイッチＣ８Ｗつまり２組の相補型データ線ＤＬは、
１個のカラムデコーダ回路ＣＤＣからの選択信号ＹＳＬ
で駆動するように構成されている。選択信号ＹＳＬは４
個のｎチャネルＭＩ　５ＦＥＴＱ＊　、Ｑｓ　、Ｑｔ　
、Ｑｓを制御する。この選択信号ＹＳＬは、インバータ
回路（ｎチャネルＭＩＳＦＥＴＱｓ及びｐチャネルＭＩ
ＳＦＥＴＱ・で構成される）で選択信号ＹＳＬに変換さ
れ、この選択信号ＹＳＬは、４個のｐチャネＮＭＩ　５
ＦＥＴＱ＋　、Ｑ４　、Ｑａ　、Ｑａを制御するように
構成されている。

このように、ＳＲＡＭにおいて、２組のカラムスイッチ
回路（或は２組の相補型データ線ＤＬ）を１個のデコー
ダ回路で制御することにより、カラムデコーダ回路ＣＤ
Ｃを構成するデコーダ回路の数を低減することができる
ので、その面積に相当する分、集積度を向上することが
できる。なお、４組（又は８組、１６組、・・・）のカ
ラムスイッチ回路を１個のデコーダ回路で制御してもよ
い。

次に、ＳＲＡＭの情報読出し動作について簡単に説明す
る。

まず、外部からのアドレス信号が決定されると、第１図
及び第４１囚に示すロウデコーダ回路Ｒ−ＤＣによって
、アドレス信号ＡＤＩによって指示された１本のメイン
ワード＠ＭＷＬが選択される。

このメインワード線ＭＷＬが選択されるのと同時に、第
３図及び第４図に示すワードドライバ回路ＷＤＤＲに入
力されるアドレス信号ＡＤ２が決定され、４本のうちの
１本のサブワード１ＳＷＬが選択される。つまり９分割
されたメモリセルアレイＭ　Ａ　ＲＹ　ｎにおける６４
個のメモリセルが選択される。

次に、選択されたメモリセルは、その情報な相補型デー
タ線ＤＬに転送する。このサブワード線ＳＷＬが選択さ
れている時、ロード回路ＬＤからメモリセルに直流的に
電流が流れ続ける。

前記相補型データ線ＤＬに転送された情報は、カラムス
イッチ回路を通してコモンデータ線Ｉ１０に伝達され、
さらにセンスアンプＳＡに伝達される。センスアンプＳ
人は、コモンデータ線■１０のレベルを増幅し、その増
幅した情報を出力信号線Ｄ　Ｂ　ｕ　ｓを通してデータ
出力バッファ回路ＤｏＨに出力する。データ出力７７７
７回路ＤｏＢは、出力された情報をさらに増幅し波形整
形を行った後出力トランジスタを駆動する。この出力ト
ランジスタの駆動によって情報が外部に出力される。

このように、ＳＲＡＭのメモリセルアレイＭＡＲＹを列
方向に３２分割し、その中央部にロウデコーダ回路Ｒ−
ＤＣを配置することにより、ロード回路ＬＤからメモリ
セルに流れる電流量を３２分の１にすることができるの
で、ＳＲＡＭの消費電力を低減することができると共に
、メインワード線ＭＷＬの長さを２分の１にし、それに
結合されてしまう寄生容量及び寄生抵抗を低減すること
ができるので、ＳＲＡＭの動作速度の高速化を図ること
ができる。なお、本発明は、ＳＲＡＭのメモリセルアレ
イＭＡＲＹを６４分割又はそれ以上の数の分割で構成し
てもよい。

また、前記構成に、分割された個々のメモリセルアレイ
ＭＡＲＹの一端部（第１図では下側）にカラムスイッチ
Ｃ８Ｗ、カラムデコーダ回路ＣＤＣ１センスアンプＳＡ
等を配置することにより。

カラムスイッチＣ８Ｗ数、カラムデコーダ回路ＣＤＣ数
、センスアンプＳＡ数等を最小限にとどめることができ
るので、相補型データ線ＤＬの延在方向のサイズを縮小
し、高集積化を図ることができる。なお、メモリセルア
レイＭＡＲＹの中央部に前述の周辺回路を配置する場合
には、２倍の周辺回路面積を必要とする。

また、ＳＲＡＭを構成する長方形の半導体チップの４辺
に外部端子Ｐを配置することにより、前記半導体チップ
の各辺を有効に利用することができるので、外部端子Ｐ
の配置位置の制約を緩和することができる。また、外部
端子Ｐにボンディングワイヤを介在させて接続されるイ
ンナーリード（図示しない）の間隔を緩和することがで
きる。

また、ＳＲＡＭを構成する長方形の半導体チップの４辺
に外部端子Ｐを配置し、半導体チップの中央部にロウデ
コーダ回路Ｒ−ＤＣを配置することにより、例えばアド
レス信号が印加される各外部端子Ｐ−Ａとロウデコーダ
回路Ｒ−ＤＣとの間を最短距離に構成することができる
ので、アドレス信号線の配線長を短縮することができる
。また、各アドレス信号線間の配線長を均一にすること
ができる。この結果、ＳＲＡＭの動作速度の高速化を図
ることができる。

また、−度の情報続出し動作で、同時に複数の情報を出
力する（多ビツト方式の）ＳＲＡＭにおいて、コモンデ
ータ線Ｉ１０毎又は及び出力信号線ＤＢｕｓ毎に配線長
を変えることにより、個々のコモンデータ線１１０又は
及び個々の出力信号線ＤＢｕｓの寄生容量及び寄生抵抗
が異なり、情報の出力のタイミングが異なるので、基準
電位ＶＳ８或は電源電位Ｖｃｃに生じるノイズを分散さ
せることができる。この結果、特に、Ｓ　ＲＡＭの入力
段回路における誤動作を防止することができる。換言す
れば、ＳＲＡＭの入力信号の規格レベルを補償すること
ができる。なお、本実施例では、出力信号線ＤＢｕｓは
、第２層目配線層１２で構成されている。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、ＳＲＡＭの単体に限らず、論理回路
（Ｍ　ＯＳ型或はバイポーラトランジスタ型）及びＳＲ
ＡＭを有する半導体集積回路装置に適用することができ
る。

また、本発明は、１２８　［Ｋｂｉｔ〕Ｘ　８　（ｂｉ
ｔ′：Ｊ構成のＳＲＡＭに、或は４　［Ｍｂｉｔ］及び
それ以上の大容量のＳＲＡＭに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

ＳＲＡＭを有する半導体集積回路装置において、消費電
力を低減することができると共に、動作速度の高速化を
図ることができる。また、ＳＲＡＭの誤動作を防止する
ことが可能である。

また、ＳＲＡＭを有する半導体集積回路装置１の高集積
化を図ることができる。

また、ＳＲＡＭを有する半導体集積回路装置の動作速度
の高速化を図ることができる。

また、ＳＲＡＭを有する半導体集積回路装置のカラムデ
コーダ回路数を低減し、高集積化を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＳＲＡＭのレイアウ
ト図、 第２図は、前記第１図に示すＳＲＡＭの■部分の拡大レ
イアウト図、 第３図は、前記第２図に示すＳＲＡＭの■部分の拡大レ
イアウト図、 第４１囚は、前記ＳＲＡＭの要部の等価回路図、第４図
■は、データ出力バッファＤｏＢの一実施例を示す回路
図、 第５図は、前記ＳＲＡＭのメモリセルの具体的な平面図
、 第６図は、前記第５図に示すメモリセルの所定の製造工
程における平面図、 第７図は、前記Ｓ　ＲＡ　Ｍのカラムスイッチの要部平
面図である。 代理人　弁理士　　小　川　勝　男。 第　　　６　　図

Claims (1)

1. 【特許請求の範囲】 １、スタティックランダムアクセスメモリを有すろ半導
   体集積回路装置は、 長方形の半導体チップと、 上記半導体チップの各辺に形成されたボンディングパッ
   トと、 上記半導体チップの中央部に形成された選択手段と、 上記ボンディングパットのうちの少なくとも一部のボン
   ディングパットと上記選択手段とを結ぶ手段と、 上記選択手段をその間にはさむように上記半導体チップ
   に形成された第１、第２のメモリセル群とを有すること
   を特徴とする。 ２、半導体集積回路装置は、 複数のメモリセルと、互いに近接したデータ線を有する
   第１のメモリセルアレイと、 複数のメモリセルと、互いに近接したデータ線とを有す
   る第２のメモリセルアレイと、 上記第１のメモリセルアレイのデータ線と第１のコモン
   データ線との間に結合された第１のカラムスイッチ手段
   と、 上記第１のメモリセルアレイのデータ線と第２のコモン
   データ線との間に結合されたＥ２のカラムスイッチ手段
   と、 上記第２のメモリセルアレイのデータ線と第３のコモン
   データ練との間に結合された第３のカラムスイッチ手段
   と、 上記第２のメモリセルアレイのデータ線と第４のコモン
   データ線との間に結合された第４のカラムスイッチ手段
   と、 上記第１、第２のカラムスイッチ手段に結合された第１
   の制御手段と、 上記第３、第４のカラムスイッチ手段に結合された第２
   の制御手段と、 上記第１、第２、第３及び第４のコモンデータ繍に結合
   され、これらのコモンデータ線におけるデータに応じた
   複数の出力信号を実質的に同時に出力する出力手段とを
   有することを特徴とする。